rs碼簡介與編解碼演算法綜述

㈠ 關於RS碼的英文論文，急啊

摘要：提出了基於歐氏演算法和頻譜分析相結合的RS碼硬體編譯碼方法；利用FPGA晶元實現了GF（2 8）上最高速率為50Mbps、最大延時為640ns的流式解碼方案，滿足了高速率的RS編解碼需求。
關鍵詞：RS碼 FPGA 伴隨式 關鍵方程 IDFT

差錯控制編碼技術對改善誤碼率、提高通信的可靠性具重要作用。RS碼既可以糾正隨機錯誤，又可以糾正突發錯誤，具有很強的糾錯能力，在通信系統中應用廣泛。由於RS碼的解碼復雜度高，數字運算量大，常見的硬體及軟體解碼方案大多不能滿足高速率的傳輸需求，一般適用於10Mbps以下。本文提出的歐氏演算法和頻譜結構分析相結合的RS硬體解碼方案，適用於FPGA單片實現，速率高、延遲小、通用性強、使用靈活。筆者在FPGA晶元上實現了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時為640ns，參數可以根據需要靈活設置。

1 RS碼的結構

碼字長度為N=q-1(q=2i)，生成多項式為，αi∈GF(q)的RS碼有最小碼距δ=2t+1，能夠糾正t個隨機或突發錯誤[1]。本文列舉的方案測試中採用的RS碼主要參數為N=255、m0=0、t=8，其中GF（2 8）的生成多項式為g（x）=x8+x4+x3+x2+1。由於RS碼的編碼邏輯結構比較簡單，文中僅給出模擬結果。

2 RS碼的解碼演算法

RS解碼演算法一般分為三步：伴隨式計算、關鍵方程獲得和錯誤圖樣的求解。其中關鍵方程的獲得是RS解碼中最困難、最為關鍵的一步。

在利用伴隨式求解關鍵方程時，BM演算法和Euclidean（歐氏）演算法是兩種較好的選擇。BM演算法涉及大量的變數存儲和復雜的邏輯控制，適用於軟體編程而不適合硬體實現。歐氏演算法數據存儲量少、控制便捷，適合硬體實現。且採用歐氏演算法確定關鍵方程所需時間與錯誤個數成正比，因此從處理時間上考慮，歐氏演算法也是較好的選擇。

在獲得關鍵方程後，採用時域處理方法，需要大量的運算單元和控制電路，在硬體實現中是不可取的。而採用頻譜結構分析方法，利用最短線性移位寄存器綜合及離散傅氏逆變換進行處理，邏輯簡單、耗時少，適合硬體實現。雖然在傅氏變換時需要較多的邏輯單元，但對GF（2n）在n<10的情況下，變換域解碼器要比時域解碼器簡單得多。因而本文提出歐氏演算法和頻譜結構分析相結合的方案，並在實踐中獲得了較好的效果。

Euclidean演算法[3]步驟如下：

（2）按所列方法進行迭代

3 方案流程

方案流程框圖如圖1所示。

3.1 伴隨式S0,S1,…，S2t-1的計算

令r1,r2，…，rn為接收到的RS碼字，根據系統碼監督矩陣的特性，可構造如圖2所示伴隨式計算電路Si=（（（r1αi+r2）αi+r3）αi…+rn，從而實際伴隨式序列的計算。

3.2 利用伴隨式確定關鍵方式

Euclidean演算法的難點主工在於迭代計算過程中存在的被除數多項式和除數多項式長度的不確定性，使每次計算中產生的商序列的長度不等，以及因此可能涉及到的不定長多項式的相乘和相加問題，增加了硬體設計的難度。系統採用了嵌套雙循環的方法，利用'時鍾產生2'控制外循，'時鍾產生1'控制內循環，從而優化了演算法，得到了問題的解決方案。在獲得伴隨式的基礎上，圖3電路可具體完成Euclidean演算法對關鍵方程的求解σ（x）=σtxt+σt-1xt-1+…+σ1x+1。

3.3 利用最短線性移位寄存器綜合和離散傅氏變換獲取錯誤圖樣

在得到關鍵方程後，首先應進行錯誤位置（關鍵方程的根）的確定，這樣可減小電路的規模；利用錢搜索[1]（工程上求解σ（x）根的實用方法）的方法可以簡捷的確定錯誤位置。然後，啟動最短線性移位寄存器綜合和離散傅氏逆變換，經過N次（運算所在域的長度）迭代，即可求得對應各個錯誤位置的錯誤圖樣，如圖4所示。用錯誤圖樣對接收碼字進行糾錯，就可得到正確的信息序列。

3.4 RS編解碼在FPGA上的實現

有限域的乘法、加法運算單元和各模塊的控制邏輯設計是系統成功的關鍵。涉及有限域的各個運算單元的運算速度制約了解碼器的速度，而控制邏輯引導了解碼的流程。硬體電路的軟體開發工具給設計復雜電路提供了簡捷思路。系統採用了QUARTUS與第三方軟體相結合的方法，用VHDL語言設計了大部分功能模塊。特別是在乘法器設計中，乘數確定、被乘數不定的有限域乘法器，經邏輯綜合和優化設計後，運算速度可分別在6.8ns和11.6ns內完成，完全可以滿足系統符號速率50Mbps的要求。應該指出，系統速度的進一步提高受到求逆運算的限制，求逆運算沒有明確的數學結構（通常採用查表的方法），這是制約運算速度的瓶頸。但針對流式解碼演算法，上述結構已能滿足要求。

4 模擬結果

4.1 編碼器的模擬

模擬的時鍾頻率為50MHz，在EN為高電平時輸入信息有效。為簡單起見，採用系統碼的縮短型，即信息為（00，00，…，00，02，01，02）.編碼器的模擬結果如圖5所示。其中，IN為輸入信息，CLK為系統時鍾，C為編碼輸出（輸入和輸出均為16進制）。

4.2 解碼器的模擬

首先，給出系統的模擬全貌，如圖6所示。其中C為接收到的RS碼，SP為伴隨式S15,shang為運用歐氏演算法得到的商序列，SeryDA為S序列，anssd和ERTD分別對應碼字可能存在的第四個錯誤位置和錯誤值，模擬中的接收碼在位置（105，106，107，108，109，110，111，112）上錯誤均為（01）HEX。

伴隨式的計算結果：S15，S14，…，S1，S0為（FD，8D），CE，4A，51，B2，A1，CA，C4，0D，73，56，A6，F5，01），圖6和圖7中的sp即為S15。

這里重點給出利用伴隨式計算關鍵方程的電路模擬結果，如圖7所示。當輸入伴隨式結果以後，運算電路啟動，在計算商序列的同時進行聯接多項式的迭代運算。歐氏演算法的商序列shang為：（FF，58），（37，92），（50，45），（E9，C7），（F4，B9），（5D，33），（87，8F）。當滿足終止條件以後顯示標志QQC，同時，給出關鍵方程系數如圖7中（AI，AH，AG，AF，AE，AD，AC，AB，AA）即（00，19，2E，EC，A8，AD，41，E6，95），對應有限域上的表達式為：

δ（x）=α193x7+α130x6+α122x5+α144x4+α252x3+α191x2+α160x+α184;有解為（α105，α106，α107，α108，α109，α110，α111），與假定錯誤位置完全一致。然後求解S序列，同時針對各錯誤位置進行IDFT，就可以得到對應的錯誤值。圖6中anssd和ERTD表示位置108上存在的錯誤為（01）HEX。

圖5 編碼器模擬結果

系統模擬表明，解碼器獲得的錯誤位置和錯誤圖案與實際假設的錯誤位置（105，106，107，108，109，110，111）和錯誤值（01）HEX完全一致。

基於APEX架構的可編程單晶元RS編解碼硬體解決方案在中國普天集團西安藍牙通訊設備有限公司的二次群無線擴頻通信機的改造項目中得到了應用。它可用於離散解碼、流式解碼，在添加一級緩存的基礎上，同樣適用於連續解碼。

Abstract : Euclidean algorithm based on the combination of spectral analysis and RS hardware encryption; FPGA chip by GF (2 8), maximum rate of 50Mbps. 640ns delay the flow of the biggest decoding program to meet the demand for high-speed RS encryption. Keywords : RS-key equations with FPGA technology to improve IDFT error control coding error rate. improve communications with the reliability of an important role. RS random error correcting codes can also be corrected burst error correction capability is strong, widely used in communication systems. As RS decoder complexity, the number of large amount of computation. Most common hardware and software decoding program can not meet demand for high-speed transmission. Following are generally applicable to 10 Mbps. Euclidean algorithm and the proposed combination of spectral analysis RS hardware decoding program FPGA chip to achieve that rate, small delay, a strong and flexible. I realized in FPGA GF (2 8) symbols, the flow rate of 50Mbps decoding program maximum delay of 640ns, parameters can be set up based on the need for flexibility. 1 RS code word length of the structure N=q-1 (q=2i) for generating polynomial. α i ∈ GF (q) from the RS code with the smallest δ =2t+1. t random or unexpected error correction [1]. This paper listed in the test parameters for the RS code N=255, m0=0, pH7.5. which GF (2 8) for generating polynomial g (x) =x8+x4+x3+x2+1. As RS encoder logic structure is relatively simple, text only give the simulation results. 2 RS RS code decoding algorithm generally consists of three steps : With computers, The key equation solving and design errors. RS decoding is the key equation is the most difficult and most crucial step. With the use of key-solving equations, BM algorithm and Euclidean (Euclidean) algorithm is two better choices. BM algorithm involves a large number of variables to store and complex control logic applies to software programming without appropriate hardware. Euclidean algorithm for data storage less control convenient and suitable hardware. Also use the Euclidean algorithm to determine the key equation is proportional to the number of errors and the time required, from time to consider. Euclidean algorithm is a good choice. Access to the key equation, using time-domain approach requires a large amount of computational moles and control circuit the hardware is not desirable. Using spectrum analysis method, the shortest inverse linear shift register integrated and discrete Fourier transform, simple logic and less time suitable hardware. While the Fourier transform need more logic unit, but GF (2n) n <10 in the circumstances, Domain encoder decoder is much simpler than the time domain. Euclidean algorithm, and therefore this paper combine spectrum analysis program, and to gain better results in practice. Euclidean algorithm [3] The following steps : (2) 3 iterative methods listed in the program flow program flow chart shown in Figure 1. With 3.1 - S0, S1,…, S2t-1 calculated so r1, r2,…, rnΔyn to receive the RS code word, Under supervision of the character matrix code system. Construction can be calculated as shown in figure 2 with Si= circuit (((r1 - i+r2) - i+r3) - i… +rn. With so that the actual sequence of calculations. With 32,000 officially confirmed the key ways to use the Euclidean algorithm for the main difficulty lies in the iterative process of calculation and arithmetic polynomial length polynomial dividend, the uncertainty Thus, each calculation of the length of the serial range and thus may be involved in the multiplication of polynomials and the sum of variable length. increase the difficulty of hardware design. Two of the nesting cycle system using the method of 'Clock 2' control through. 'Clock 1' inner loop control, optimize the algorithm, a solution to the problem. The ceremony was accompanied by the foundation, Figure 3 circuit can be completed Euclidean algorithm specific key equations of σ (x) = σ txt+ σ t-1xt-1+… + σ 1x+1. 330 linear shift register using the shortest access to integrated and discrete Fourier transform has been key in the wrong design equation, First, should the wrong location (the root of the key equation) determined that this will rece the size of circuits; use the money to search [1] (works for σ (x) root practical method), a simple method to determine the wrong location. Then, shortest start inverse linear shift register integrated and discrete Fourier transform, through N (computational domain where the length) iteration. be all wrong location corresponding to the wrong design, as shown in figure 4. Drawing on the takeover code used for correcting mistakes. can get the correct message sequence. RS 3.4 encryption in the FPGA to achieve limited domain multiplication, Adder moles and the molar design of the control logic systems is the key to success. Operation of the various moles involved in the limited domain of the decoder speed computational speed constraints, and control logic guiding the decoding process. Hardware complexity of circuit design software development tools to provide a simple idea. QUARTUS system with a combination of third-party software. VHDL design of most functional moles. especially in the multiplier, multiplier determined. multiplicand volatile finite field multiplier, logic synthesis and optimization design, 11.6ns 6.8ns and the computational speed can be completed. Symbol rate of 50Mbps system can meet the requirements. It should be noted that further improve the system by inverse calculation speed restrictions no clear inverse calculation of the mathematical structure (look-up table method is usually used). This is a bottleneck restricting the operation speed. However, in view of flow algorithm. the structure can meet the above requirements. 4 simulation results of the simulation 4.1 encoder clock frequency of 50MHz. EN input to the generator when the information effectively. for the sake of simplicity, the use of the shortened code systems, information (00, 00…, 00,02,01,02). The simulation results shown in Figure 5 encoder. Among them, IN to input information, for the system clock CLK, C coding output (both input and output, 16-ary). Simulation 4.2 Decoder First, The simulation gives the whole picture, as illustrated in figure 6. C for receipt of the RS code, as with SP-S15. shang Euclidean algorithm for the use of the serial, SeryDA S Series, anssd ERTD corresponding code and the fourth may be wrong position and erroneous values Simulation code in the receiving position (105,106,107,108,109,110,111. 112) were wrong (01) HEX. With results like : S15, S14,…, S1. S0 (FD,8D) CE,4A,51, B2, A1, CA, C4,0D,73,56, A6, F5,01) Figure 6 and Figure 7 sp namely the S15. With the focus here is calculated by using the key to the equation circuit simulation results shown in figure 7. When the input syndrome result, the circuit operation in the calculation of serial link at the same time polynomial iteration. Euclidean algorithm serial shang : (FF,58), (37,92), (50,45). (E9, C7), (F4, B9), (5D,33), (87,8F). When shown signs QQC meet after the termination conditions, while the key equation coefficients is given in Figure 7 (AI AH AG. AF, AE, AD, AC, AB, AA) : (00,19,2E, EC, A8, AD,41, E6,95) limited domain corresponding to the formula : δ (x) = α - 122x5+ 130x6+ 193x7+ α - α 191x2+ 252x3+ 144x4+ α - α 184; 160x+ Solution (α 105, - 106, - 107, - 108, - 109, - 110, - 111). exactly the same position with the wrong assumptions. And then the S Series, IDFT against the wrong location, it could be the wrong response value. 6 anssd ERTD plan and said there is the wrong position for the 108 (01) HEX. Figure 5 encoder System Simulation results show that Decoder the wrong place and wrong patterns and the actual position of the erroneous assumption (105,106,107. 108,109,110,111) and the wrong values (01) HEX totally consistent. RS APEX structure based on a programmable chip encryption hardware solutions in China Putian Group Limited, the second group Xi'an Bluetooth wireless communication equipment spread spectrum communication mechanism has been applied to the reconstruction project. It can be used for discrete decoding, streaming decoding, in addition to the basic level cache, the same applies to successive decoding.

㈡ RS編碼的RS碼簡介

編碼過程首先在多個點上對這些多項式求冗餘，然後將其傳輸或者存儲。對多項式的這種超出必要值的采樣使得多項式超定（過限定）。當接收器正確的收到足夠的點後，它就可以恢復原來的多項式，即使接收到的多項式上有很多點被雜訊干擾失真。
RS(Reed-Solomon)碼是一類糾錯能力很強的特殊的非二進制BCH碼。對於任選正整數S可構造一個相應的碼長為n=qS-1的 q進制BCH碼，而q作為某個素數的冪。當S=1，q>2時所建立的碼長n=q-1的q進制BCH碼，稱它為RS碼。當q=2m(m>1)，其碼元符號取自於F(2m)的二進制RS碼可用來糾正突發差錯，它是最常用的RS碼。

㈢ 什麼是RS碼

RS碼是多進制BCH碼的一個特殊子類。它的主要優點是：特別適合用於多進制調制的場合，和適合在衰落信道中糾正突發性錯碼。

㈣ rs碼的編碼解碼matlab程序

一般演算法就可以

㈤ RS編碼的RS碼的應用

里德-所羅門碼被廣泛的應用於各種商業用途，最顯著的是在CD、DVD和藍光光碟上的使用；在數據傳輸中，它也被用於DSL和WiMAX；廣播系統中DVB和ATSC也閃現著它的身影；在電腦科學里，它是第六層標准RAID的重要成員。

㈥ RS解碼是什麼

RS碼是一種糾錯能力很強的多進制BCH碼,能夠糾正隨機錯誤和突發錯誤,廣泛應用於各種差錯編碼中。針對不同的碼型,保密通信中的首選碼型為RS(31,15)碼。該文分析了這種編解碼方法的基本原理以及編解碼演算法的運算步驟,並利用Verilog硬體描述語言在FPGA硬體平台上完成了編解碼實現,驗證了編解碼的正確性,並使用流水線技術優化設計。

㈦ 如何使用matlab通訊工具箱的函數實現RS編解碼

rsenc RS編碼器

rsdecof 將RS編碼的ASCII文件解碼

rsencof 對一個ASCII文件進行RS編碼

主要使用這幾個函數，你仔細看看
祝你愉快，滿意請採納。

㈧ 有人知道最簡單的RS編碼實現嗎

RS編碼是一種多進制編碼技術,適合於存在突發錯誤的通信系統。RS解碼技術相對比較成熟,但由RS碼和卷積碼構成的級聯碼在性能上與傳統的卷積碼相比較提高不多,故在未來第三代移動通信系統採用的可能性不大...
RS是「Reed-Solomon」（里德-所羅門）的縮寫。RS碼是一種線性分組循環碼，它以長度為n的一租符號（symbols）為單位處理（通常n=8bit，稱為編碼字），組中的n個符號是由K個欲傳輸的信息符號按一定關聯關系生成的。由於n個符號中還應包含誤碼保護信息，所以要求k＜n編碼形式用（n，k）表示，因此，當n=8時，共有28=256種符號，用十進製表示的符號范圍是0-255。這256種符號組成一個有限域（稱伽羅華域）GF（28）。一般地，當有限域是二元域GF（2）的擴域時用GF（2m）表示。在GF（2m）域中，能糾正T個錯誤的（n，k）RS碼。所謂1個符號的錯誤可以是指符號中的1bit發生錯誤，也可以指符號中的若干bit甚至所有mbit都發生錯誤。可見，RS碼具有極強的隨機錯誤和突發錯誤糾正能力。正因為RS碼性能優良，同時由於近年來VLSI技術發展，使原來非常復雜、難以實現的解碼電路集成化，目前，功能很強的、長RS碼的編碼器晶元也商業化了。因此RS碼得到廣泛應用。
下載

㈨ RS編碼的RS碼的參數

一個RS碼有以下幾個參數：
奇偶校驗長度：n-k=e個符號
通過縮短，（n,k)RS碼的長度可以減少到具有相同符號長度的（n',k'）RS碼，期中n'和k'分別小於或者等於n和k。

㈩ rs碼的編解碼演算法怎麼用simulink實現

看看書：
doi：10.3969/j.issn.0490-6756.2000.06.014
作者：陶德元 何小海 吳志華
Author：TAO De-yuan HE Xiao-hai WU Zhi-hua
作者單位：四川大學電子信息學院，成都 610064
刊 名：四川大學學報(自然科學版) ISTICPKU
Journal：JOURNAL OF SICHUAN UNIVERSITY
年，卷(期)：2000, 34(6)
分類號：TN914.31
關鍵詞：RS碼伽羅華域非二元碼編碼解碼
Keywords：RS codeGF regionnonbinary codeencodingdecoding
機標分類號：TP3 TN9
在線出版日期：2004年1月8日