① systemverilog應該用什麼軟體編譯vcs還是modelsim
很多軟體都可以編譯，vcs和quartus都可以，ise沒試過。modelsim只是查看波形的工具
② 用VCS模擬Verilog時，在調用系統函數的地方都出現錯誤怎麼支持調用系統函數的模擬
使用到系統函數時,在vcs編譯的時候一定要添加-I或者-RI.
其中-R自動運行並且生成vcd+文件
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注意區別的兩個方面:
1. –R –I 不同於-RI
-R –I是編譯成VirSim的可執行文件而且馬上運行模擬, -RI是編譯成VirSim的可執行文件並且調用VirSim.
2. –R –PP 不同於-RPP
-R –PP是編譯成VirSim的可執行文件並且在運行的時候加快輸出VCD+文件
-RPP是在存在VCD+的條件下調用VirSim進行post processing的調試.
門級模擬需要反標SDF文件,可以在testbench中添加$sdf_annotate系統函數.並且在編譯的時候注意要使用standcell的模擬庫.
③ vcs怎麼編譯產生隨機激勵的systemverilog語句
pspice，可以對眾多元器件構成的電路進行模擬分析，這些元器件以符號、模型和封裝三種形式分別存放在擴展名為slb、lib和plb三種類型的庫文件中。*.slb庫中的元器件符號用於繪制電路圖；*.lib庫中的元器件模型用於電路模擬分析；*.plb庫中的元器件封裝形式用於繪制印刷電路板的版圖
Protel包含了電原理圖繪制、模擬電路與數字電路混合信號模擬、多層印製電路板設計（包含印製電路板自動布線）、可編程邏輯器件設計、圖表生成、電子表格生成、支持宏操作等功能，並具有Client/Server （客戶/伺服器）體系結構，同時還兼容一些其它設計軟體的文件格式，如ORCAD，PSPICE，EXCEL等,亦可做PCB板，
Proteus(海神)的ISIS是一款Labcenter出品的電路分析實物模擬系統,可模擬各種電路和IC,並支持單片機,元件庫齊全,使用方便
高頻模擬是MATLAB
④ vcs 為什麼增量編譯總是有問題
不妨想想是小的細節問題。應該是安裝的軟體將音效卡的「線路輸入」功能打開了，而卸載也不能恢復。控制面板里打開聲音選項的錄音設備，將線路輸入的鉤去掉。一般只保留麥克既可以了。
⑤ 如何用vcs編譯verilog+vhdl
可以使用VCSMX，專門用於verilog和vhdl混合模擬的
⑥ vcs生成覆蓋率時，條件編譯的頂層會被當做不同的項目，合並覆蓋率時會出錯，怎麼解決
要生成覆蓋率報告，要在編譯和模擬的時候，加入一個選項。 -cm line | fsm | tgl | cond , 指定生成針對什麼條件的覆蓋率報告。如下的makefile，就生成上述四個的覆蓋率報告。注意，編譯和模擬，都要加上-cm這個選項。執行 make vcs ， make sim後，會生成simv.vdb文件夾，該文件夾下包含了覆蓋率的內容，但是我們需要將內容生成報告，這樣，才方便我們查看。生成報告，使用的是 urg命令，該命令也是屬於vcs工具裡面的-dir： 指定 .vdb文件夾的位置report： 指定生成報告的格式，報告格式有兩種，一種網頁格式，一種text格式。這里，both代表生成兩種。執行 make urg後，就會生成both文件夾。 這文件夾下的文件，就是覆蓋率報告了。打開dashboard.html。可以看到整體的一些信息。但是我們關心的是設計的，而不是testbench的。點擊hierarchy，得到層次。點擊u1，也就是設計的頂層。可以看到關於該頂層的信息。因為在頂層，都是調用各個子模塊（這里是調用 band_generaterx_tx, uart_txd模塊），所以沒有line的覆蓋率統計，但是有TOGGLE的覆蓋率統計，也就是信號的翻轉。從上面可以看出，對於rst_n信號，沒有從1->0的翻轉，而這個信號是testbench中傳遞的，因此看出，在testbench設計，對於rst_n信號產生，有bug。點擊左下角的uart_txd_1，查看該模塊的信息。 對於該設計，因為有具體的實現，所以可以看到有line的覆蓋率，toggle的覆蓋率，FSM的覆蓋率。對於line覆蓋率，從報告看出，總共有42行，覆蓋到了41行。通過查看代碼，可以知道是哪一行沒有被執行到。對於toggle覆蓋率。從報告看出，只有rst_n有問題，而這問題是testbench的的bug造成的。對於FSM的檢查。從報告看出，每個狀態都有被覆蓋到。但是從有些狀態跳轉到另外的狀態，沒有被覆蓋到。因此造成FSM的覆蓋率不高。通過查看覆蓋率報告，可以查找到設計的缺陷，從而進行修正。
⑦ 如何編譯GTAVCsf1.b
弄不了
⑧ verilog編譯軟體synopsys VCS哪裡可以下載
迅雷 哇嘎 漢魅 。。。
⑨ 請教如何編譯Xilinx的關於VCS的庫
將Modelsim根目錄下的modelsim.ini的屬性由只讀改為可寫。 新建一個文件夾，比如library（為敘述方便，把它放在modelsim的根目錄下）。D:/modelsim/library. 啟動Modelsim,選擇[File]/[chang Directory],選擇D:/modelsim/library. 選擇[File]/[N...
⑩ VCS編譯ISE的庫進行FPGA設計的模擬時出錯
ISE自帶的IP核生成的BLOCK RAM是不能被VCS編譯的，最好用Memory Compiler重新生成RAM