⑴ ISE綜合問題
消耗的LUT數目遠多於寄存器數目是因為
很多兩個FF之間的邏輯是超過4輸入的函數 所以需要兩個以上的LUT 從而使總的LUT數大於FF數
報告里的消耗的slices是指包含的任意資源被使用的slice 比如你需要用到2個LUT和2個FF 而實現結果可能是最多用到4個slice 每個slice都使用了一部分
你這里的「slices數多於LUT數的一半」就是因為有一些slice里只用了一個LUT
我用的ise14.x的報告里就有這部分
Number of LUT Flip Flop pairs used
Number with an unused Flip Flop
Number with an unused LUT
Number of fully used LUT-FF pairs
⑵ xilinx ise為什麼我的process窗口和source窗口不見了急！！ise
Layout->load default layout(通常是第一個選擇)，就可以讓你隨意更改的工具們恢復原樣。
⑶ Xilinx ISE 編譯時,place & route 很慢.
個人看法，有兩種可能：
1. 你的工程佔用資源較多，隨著資源的消耗，如果工程很大，ISE需要反復將之前布線好的部分進行優化，以騰出空間給後面的邏輯，所以越到後來布通所花費的時間就越長；
2. 你的約束中有較為苛刻或是不合理的時序約束，ISE需要花大量的優化計算去滿足你的約束。
歡迎討論。
⑷ 請問一下在ise中寫了一個VHDL程序，該怎麼分析資源佔用情況和時間特性（埠到埠延遲）
用ise綜合後，綜合報告裡面資源佔用情況，用floor planer可以查看每個模塊的資源佔用情況，在Timing Report可以查看時間特性
⑸ ISE軟體怎麼進行xilinx的FPGA晶元資源的估算是綜合，布局布線後，還是其他環節，哪個窗口觀察
在布局布線之後，點擊Project->Design Summary/Reports，或者直接點擊工具欄中的「∑」符號，就可以在Device Utilization Summary窗口中看到FPGA的資源佔用情況了。
⑹ 在ISE中調用了IP核 怎麼查看資源利用率
生成ip核後在相應工程文件夾下找到ip文件夾，裡面的.
⑺ ISE編譯時間太長，怎麼辦
寫好項目，文件之後，在左側的Sources 點擊主文件，下框自動顯示Processes，請點擊Implement Design的 「+」 , 再右擊 Implement Design, 選擇 Run, Rerun 或者 Run All 即可！(參考版本Ise-V10.1)
⑻ 如何提高ISE的編譯速度
如果你的cpu夠強你應該學會如何利用好它來加速你的代碼編譯速度，那麼你怎麼才能夠最大限度讓你的cpu發燒呢？
下面是一個對比：
比如我的cpu是i7 3770k，
編譯cocos2d-x的libcocos2d工程：
不優化：
1>Time Elapsed 00:01:35.25
優化後：
1>Time Elapsed 00:00:21.66
效果顯著！！！
參考網頁：
Visual Studio 2010中C++並行構建調優(1)
http://developer.51cto.com/art/201003/189235.htm
1>cl : Command line warning D9030: '/Gm' is incompatible with multiprocessing; ignoring /MP switch
解決辦法是：
Properties -> Configuration Properties -> C/C++ -> Code Generation -> Enable Minimal Rebuild -> No(/Gm-)
Properties -> Configuration Properties -> C/C++ -> Geneal -> Multi-processor Compilation -> Yes(/MP)
一些含義和拓展資料：
Enable minimal rebuild
通過保存關聯信息到.IDB文件，使編譯器只對最新類定義改動過的源文件進行重編譯，提高編譯速度
Enable Incremental Compilation
同樣通過.IDB文件保存的信息，只重編譯最新改動過的函數
/MP (Build with Multiple Processes)
http://msdn.microsoft.com/en-us/library/bb385193.aspx
/Gm (Enable Minimal Rebuild)
http://msdn.microsoft.com/en-us/library/kfz8ad09.aspx
⑼ ISE的verilog編程問題
reg m=0;
led=8'b00000001;
這兩句都有語法錯誤：
reg只能聲明 不能同時賦值
led是輸出 怎麼能直接賦值？
always@(posedge clk or negedge res) 這個裡面對led的賦值必須使用 <=
⑽ ISE和Modelsim編譯模擬庫的時候 到12%左右就出現這些問題了，下邊還有好多類是的問題，煩死了！求助啊！
project載入有問題，似乎還有語法問題，可以現在modelsim中編譯檢查，成功之後再從xilinx ise中調用modelsim進行模擬