『壹』 誰能縮短大容量FPGA的編譯時間
1）加大內存，最少大於8G，最好16G以上
2）換新的多核CPU微機
3）工程加約束，約束越清晰，軟體編譯的目的性越明確，時間越快。另外就是約束不能太過，比如100MHz的工作頻率，約束到150MHz，這樣會增加編譯綜合的難度。
『貳』 FPGA的signaltap2編譯太慢,如何去掉
將那個文件從工程裡面移除就好了，也可以去工程設置裡面禁用signaltap，你可以找找看，最直接就是移除，需要的時候再添加。
『叄』 altera的fpga編譯時,手時鍾約束選項怎麼設置
對SDC網表文件進行時鍾約束
『肆』 fpga完成32位加法運算需要多長時間
你的時鍾速度有多快，FPGA的運算速度就有多快，但是前提是你的FPGA可以跑到這么快，一般的FPGA跑400M速度沒問題，如果是400M的速度，那麼32的加法只需要2.5ns就可以出結果，即時鍾的一個周期。
『伍』 FPGA的#1單位時間要怎麼算
格式：`timescale<時間單位>/<時間精度>
時間單位參量是用來定義模塊中模擬時間和延遲時間的基準單位的。時間精度參量是用來聲明該模塊的模擬時間的精確程度的，該參量被用來對延遲時間值進行取整操作（模擬前）。因此該參量又可以被稱為取整精度。
編譯器一旦遇到某個編譯指令，則該指令將在整個編譯過程中有效，直到編譯器遇到另一個相同的編譯指令為止。比如在每個mole文件前加上`timescale編譯指令，就可以保證該文件中的延時信息受其自身文件中的`timescale編譯指令指導，否則在編譯過程中，該模塊將沿用上一個`timescale的值，或者使用預設值。
例： `timescale 1ns/100ps
Assign #1.16 A_xor_wire = eq0 ^eq1;
如果採用`timescale 1ns/100ps編譯指令，由於延時單位是1ns，最小時間精度為100ps，即0.1ns，根據四捨五入規則，1.16ns實際對應1.2ns延時；如果採用`timescale 1ns/10ps編譯指令，由於延時單位是1ns，最小時間精度是10ps，即0.01ns，則1.16ns實際對應1.16ns延時。
『陸』 quartus ii13.1與13.0有什麼區別
Altera公司今天宣布發布Quartus® II軟體13.1版，通過大幅度優化演算法以及增強並行處理，與前一版本相比，編譯時間平均縮短了30%，最大達到70%，進一步擴展了在軟體效能方面的業界領先優勢。軟體還包括最新的快速重新編譯特性，適用於客戶對Altera Stratix® V FPGA設計進行少量源代碼改動的情形。採用快速重新編譯特性，客戶可以重新使用以前的編譯結果，從而保持性能，不需要前端設計劃分，進一步將編譯時間縮短了50%。
軟體和IP產品市場主任Alex Grbic評論說：「我們的Quartus II軟體一直能夠隨每一代FPGA產品一起發展，這是源於我們一開始便設計好的優異成熟的軟體體系結構。採用Quartus II最新版軟體的新功能以及增強特性，我們高端FPGA的編譯時間比競爭產品快2倍，性能提高了20%。」
這一最新版還增強了高級設計工具，擴展了Quartus II軟體的領先優勢，因此，客戶提高了效能，受益於Altera器件前沿的功能。Quartus II軟體13.1版增強了其Qsys系統集成工具、DSP Builder基於模型的設計環境，以及面向OpenCL™的Altera SDK。
·Altera Qsys系統集成工具自動連接知識產權(IP)功能和子系統，從而顯著節省了時間，減輕了FPGA設計工作量。使用Qsys，設計人員能夠無縫集成多種業界標准介面，包括，Avalon、ARM® AMBA AXI、APB和AHB介面，加速了系統開發。在Quartus II軟體v13.1中，Qsys增強了系統可視化能力，支持同時查看Qsys系統的多個視圖，進一步提高了效能。這樣，通過在新外設中增加或者連接組件，更容易修改您的系統。
·面向OpenCL的Altera SDK現在全面投產，是業界唯一通過一致性測試的FPGA OpenCL解決方案，符合Khronos集團定義的OpenCL規范。它提供了軟體友好的編程環境，在Altera優選電路板合作夥伴計劃電路板上使用FPGA，或者使用Altera Cyclone® V SoC開發板時，支持在Altera SoC上設計高性能系統。
·Altera DSP Builder設計工具支持系統開發人員在其數字信號處理(DSP)設計中高效的實現高性能定點和浮點演算法。為工程師在設計過程中提供更多的選擇，更加靈活的設計，Altera DSP Builder高級模塊庫現在可以集成到MathWorks HDL Coder中。對快速傅里葉變換(FFT)處理的改進包括運行時長度可變FFT，以及10GHz極高數據速率的超采樣FFT，以優異的性能和多種靈活的選擇來實現這些通用DSP功能。
Quartus II軟體13.1版包括Altera同類最佳的IP，延時降低了70%，資源利用率提高了50%以上，同時保持了客戶的性能不變，也保持了最常用和性能最高的IP的吞吐量。這些IP內核包括10G、40G和100G乙太網，以及25G至150G Interlaken。
關於Quartus II軟體v13.1特性的詳細信息，請訪問Altera的Quartus II軟體新增功能網頁。
價格和供貨信息
現在可以下載訂購版和免費網路版的Quartus II軟體v13.1。Altera的軟體訂購程序將軟體產品和維持費用合並在一個年度訂購支付中，簡化了獲取Altera設計軟體的過程。Quartus II軟體訂戶可以收到ModelSim®-Altera入門版軟體，以及IP基本套裝的全部許可，它包括Altera最流行的IP (DSP和存儲器)內核。一個節點鎖定的PC許可年度軟體訂購價格為2,995美元，可以通過Altera的eStore購買。
對於一個節點鎖定的PC許可，面向OpenCL的SDK年度軟體訂購的價格是995美元。關於OpenCL的Altera優選電路板合作夥伴計劃及其合作夥伴的其他信息，或者希望了解所支持的所有電路板的詳細信息，並進行購買，請訪問Altera網站的OpenCL部分。
『柒』 您好，我是fpga的初學者，想請教一下 怎麼設定一個verilog程序的運行時間呢
fpga和你之前學過的單片機之類的不一樣的
labview里是有設定程序的運行時間這個說法
但是fpga沒有，fpga的運行時間是根據你用的開發板的，現在比較常見的就是50MHZ的時鍾，就是20ns一個clk。你可以通過分頻來獲得想要的時鍾頻率
當然你在模擬的時候可以直接改變某個輸入的時鍾頻率，至於怎麼改要看你用的是哪個軟體了
『捌』 從開始學到獨立FPGA開發需要多長時間
首先考慮你開始學是有人帶領還是自己獨立自學的？如果是有人帶你學習，那麼相對於獨立學習還是要快很多的，一般是快一倍差不多，因人而異了這個。
其次，獨立的FPGA開發你所指的項目難度如何？如果不是很難，簡單的一些項目的話，那會很快，因為網路上面資料比較齊全，如果是大型項目，你一個人是很難解決的，這個時候就需要團隊合作了。
綜上所述，如果有人帶領學習，並且項目簡單，比如實現簡單介面，踏實點的話4個月可以搞定，如果沒人帶領，起碼半年。如果是大型項目，這個就要考慮很多因素了，市場需要，一般比較快，很多人會同時開發的，不可估量，呵呵，抱歉。
再我就是要說的，做技術的，最重要的就是踏實，浮躁只會讓你學到一些淺顯的東西的。並且，學習FPGA，基礎非常重要，你首先需要將這些踏踏實實的吸收後，才能真正的去理解FPGA並設計很好的項目：數電，verilog/vhdl，數學演算法。
另外，祝你成功！
『玖』 求助：FPGA編譯時 出現下面提示 什麼原因呢
你的設計中估計有類似循環嵌套的問題
工具檢測到了大量的邏輯需要編譯，提示你很可能需要很長時間才能編譯完成
估計是有不合理的模塊迭代造成的
例如一個模塊調用自己
『拾』 fpga生成的bit文件如何設置時間
Bit文件所對應的FPGA晶元信息，如型號，封裝等Bit文件所對應的FPGA工程的頂層設計名稱Bit文件所生成的時間，所以我們引入建立時間(setuptime)來約束在時鍾上升沿到來之前輸入D保持穩定的時間。