A. 求教高手，要用FPGA實現同步RS485通信，應該怎麼做
首先完成rs485的介面驅動，實現物理線路編碼到內部邏輯信號格式的轉化，其次根據傳輸協議實現具體邏輯，如你所說的hdlc的編碼，當然具體要因傳輸協議而定
B. 在做畢業設計，題目是基於fpga的rs碼設計，求程序，或者有設計實例的書
1，5，6，10
這幾個比較簡單些，其中10主是要上位機。要對Labview熟悉。
6的話是對EDA軟體熟悉。主要看你對哪個方面比較熟悉。
其它都是下位機，C和硬體比較好都很快能搞出來。
望採納，謝謝！
C. 用FPGA實現RS485介面什麼意思如果實現的話就用不到RS485晶元了嗎
用FPGA實現的意思就是實現RS485的功能，當然外面也就不需要另一個RS485了。
D. http://cdmd.cnki.com.cn/Article/CDMD-10422-2009248070.htm光記錄系統中RS碼的FPGA實現
你好！
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E. 給予FPGA的RS編碼器的VHDL編程源代碼
只有Verilog HDL代碼
RS編碼的乘法器：根據伽羅華域運算規則設計乘法器。當系數為0時，乘法器的Verilog HDL代碼如下：
mole mula_0(a,c);
input [5:0] a;
output [5:0] c;
reg [5:0] c;
always @(a)
begin
c[5]<=a[5];
c[4]<=a[4];
c[3]<=a[3];
c[2]<=a[2];
c[1]<=a[1];
c[0]<=a[0];
end
endmole
代碼分析：
由於伽羅華域的加法是作異或運算，當系數為0時，乘積即為本身。
當系數為1時，乘法器的Verilog HDL 代碼如下：
mole mula_1(a,c);
input [5:0] a;
output [5:0] c;
reg [5:0] c;
always @(a)
begin
c[5]<=a[4];
c[4]<=a[3];
c[3]<=a[2];
c[2]<=a[1];
c[1]<=a[5] ^ a[0];
c[0]<=a[5];
end
endmole
RS編碼的乘法器，設計Verilog HDL代碼如下：
mole rscode(clk, clr, start, datavalid, x, y);
input clk;
input clr;
input start;
input datavalid;
input [5:0] x;
output [5:0] y;
reg [5:0] y;
wire [5:0] mul0, mul1, mul2, mul3, mul4, mul5;
wire [5:0] mul6, mul7, mul8, mul9, mul10, mul11;
wire [5:0] mul12, mul13, mul14, mul15, mul16, mul17;
reg [5:0] r0, r1, r2, r3, r4, r5;
reg [5:9] r6, r7, r8, r9, r10, r11;
reg [5:0] r12, r13, r14, r15, r16, r17;
reg [5:0] databack;
//調用乘法器
mula_45 g0(.a(databack), .c(mul0));
mula_48 g1(.a(databack), .c(mul1));
mula_3 g2(.a(databack), .c(mul2));
mula_51 g3(.a(databack), .c(mul3));
mula_35 g4(.a(databack), .c(mul4));
mula_11 g5(.a(databack), .c(mul5));
mula_32 g6(.a(databack), .c(mul6));
mula_59 g7(.a(databack), .c(mul7));
mula_25 g8(.a(databack), .c(mul8));
mula_31 g9(.a(databack), .c(mul9));
mula_6 g10(.a(databack), .c(mul10));
mula_21 g11(.a(databack), .c(mul11));
mula_38 g12(.a(databack), .c(mul12));
mula_61 g13(.a(databack), .c(mul13));
mula_3 g14(.a(databack), .c(mul14));
mula_0 g15(.a(databack), .c(mul15));
mula_59 g16(.a(databack), .c(mul16));
mula_22 g17(.a(databack), .c(mul17));
always @(posedge clk)
begin
if(clr == 1'b0)
begin
r0 <= 6'd0;
r1 <= 6'd0;
r2 <= 6'd0;
r3 <= 6'd0;
r4 <= 6'd0;
r5 <= 6'd0;
r6 <= 6'd0;
r7 <= 6'd0;
r8 <= 6'd0;
r9 <= 6'd0;
r10 <= 6'd0;
r11 <= 6'd0;
r12 <= 6'd0;
r13 <= 6'd0;
r14 <= 6'd0;
r15 <= 6'd0;
r16 <= 6'd0;
r17 <= 6'd0;
end
else if(start == 1'b1) //作異或運算
begin
r0 <= mul0;
r1 <= r0 ^ mul1;
r2 <= r1 ^ mul2;
r3 <= r2 ^ mul1;
r4 <= r3 ^ mul1;
r5 <= r4 ^ mul1;
r6 <= r5 ^ mul1;
r7 <= r6 ^ mul1;
r8 <= r7 ^ mul1;
r9 <= r8 ^ mul1;
r10 <= r9 ^ mul1;
r11 <= r10 ^ mul1;
r12 <= r11 ^ mul1;
r13 <= r12 ^ mul1;
r14 <= r13 ^ mul1;
r15 <= r14 ^ mul1;
r16 <= r15 ^ mul1;
r17 <= r16 ^ mul1;
end
end
always @(datavalid or x or r17)
begin
if(datavalid == 1'b1)
begin
databack <= x ^ r17;
end
else
begin
databack <= 6'd0;
end
end
always @(datavalid or x or r17)
begin
if(datavalid == 1'b1) //輸出數據
begin
y <= x;
end
else //輸出檢驗碼
begin
y <= r17;
end
end
endmole
F. rs碼的編碼解碼matlab程序
一般演算法就可以
G. 用FPGA如何實現RS232介面功能
網路文庫 里有 很多 資料 吧
關於"FPGA RS232"的檢索結果共58471條
H. 求求RS（255,239）的FPGA源碼，含編碼和解碼
PL2303 是Prolific 公司的RS232-USB 介面轉換器，可提供一個RS232 全雙工非同步串列通信裝置與USB 功能介面便利聯接的解決方案，可調節的3～5 V 輸出電壓，滿足3V、3.3V和5V不同應用需求；支持完整的RS232介面。 你用FPGA直接與串口通信，長時間肯定是要丟包的，只是你測試使用短，又是常溫下，現象不明顯；你看下RS232的電氣特性就知道了： EIA-RS-232C 對電器特性、邏輯電平和各種信號線功能都作了規定。 在TxD和RxD上： 邏輯1(MARK)=-3V～-15V 邏輯0(SPACE)=+3～+15V 在RTS、CTS、DSR、DTR和DCD等控制線上： 信號有效（接通，ON狀態，正電壓）=+3V～+15V 信號無效（斷開，OFF狀態，負電壓）=-3V～-15V 而FPGA的介面通常使用的都是 LVTTL或CMOS的， 電氣特性上就決定了不能直接通信。
I. 為什麼matble和FPGA做的RS編碼的結果不同
可能是兩者實現的數據精度不同
J. 用verilog語言實現FPGA的循環碼編碼器設計
摘 要
隨著電子技術的發展，具有防盜報警等功能的電子密碼鎖代替密碼量少、安全性差的機械式密碼鎖已是必然趨勢。電子密碼鎖與普通機械鎖相比，具有許多獨特的優點：保密性好，防盜性強，可以不用鑰匙，記住密碼即可開鎖等。目前使用的電子密碼鎖大部分是基於單片機技術，以單片機為主要器件，其編碼器與解碼器的生成為軟體方式。在實際應用中，由於程序容易跑飛，系統的可靠性能較差。
本文主要闡述了一種基於現場可編程門陣列FPGA器件的電子密碼鎖的設計方法。用FPGA器件構造系統，所有演算法完全由硬體電路來實現，使得系統的工作可靠性大為提高。由於FPGA具有現場可編程功能，當設計需要更改時，只需更改FPGA中的控制和介面電路，利用EDA工具將更新後的設計下載到FPGA中即可，無需更改外部電路的設計，大大提高了設計的效率。因此，採用FPGA開發的數字系統，不僅具有很高的工作可靠性，而且升級也極其方便。
本文採用EDA技術，利用Quartus II工作平台和硬體描述語言，設計了一種電子密碼鎖，並通過一片FPGA晶元實現。
關鍵詞：電子密碼鎖；FPGA；硬體描述語言；EDA
目 錄
1 緒 論 1
1.1 國內外現狀及其發展 1
1.2 電子密碼鎖的原理 2
1.3 電子密碼鎖的系統簡介 4
1.4 系統設計要求 4
1.5 本課題的研究目的和意義 5
2 現場可編程門陣列FPGA 6
2.1 FPGA的基本結構 6
2.2 FPGA的優點 10
2.3 FPGA的設計流程 11
2.4 自頂向下設計法 17
2.5用模塊化設計FPGA 18
3 VHDL硬體描述語言 20
3.1 VHDL語言的基本結構 20
3.2 結構體的描述方式 21
3.3 自上而下（TOP DOWN）的設計方法 22
4 電子密碼鎖的設計與模擬 24
4.1 硬體設備 24
4.2 幾個主要功能模塊的設計 25
4.3 計算機模擬 32
結 束 語 38
參考文獻 39
附錄1英文原文 41
附錄2中文譯文 50
附錄3源程序 57
1.1 國內外現狀及其發展
隨著人們生活水平的提高和安全意識的加強，對安全的要求也就越來越高。鎖自古以來就是把守護門的鐵將軍，人們對它要求甚高，既要安全可靠的防盜，又要使用方便，這也是制鎖者長期以來研製的主題。隨著電子技術的發展，各類電子產品應運而生，電子密碼鎖就是其中之一。據有關資料介紹，電子密碼鎖的研究從20世紀30年代就開始了，在一些特殊場所早就有所應用。這種鎖是通過鍵盤輸入一組密碼完成開鎖過程。研究這種鎖的初衷，就是為提高鎖的安全性。由於電子鎖的密鑰量（密碼量）極大，可以與機械鎖配合使用，並且可以避免因鑰匙被仿製而留下安全隱患。電子鎖只需記住一組密碼，無需攜帶金屬鑰匙，免除了人們攜帶金屬鑰匙的煩惱，而被越來越多的人所欣賞。電子鎖的種類繁多，例如數碼鎖，指紋鎖，磁卡鎖，IC卡鎖，生物鎖等。但較實用的還是按鍵式電子密碼鎖。
20世紀80年代後，隨著電子鎖專用集成電路的出現，電子鎖的體積縮小，可靠性提高，成本較高，是適合使用在安全性要求較高的場合，且需要有電源提供能量，使用還局限在一定范圍，難以普及，所以對它的研究一直沒有明顯進展。
目前，在西方發達國家，電子密碼鎖技術相對先進，種類齊全，電子密碼鎖已被廣泛應用於智能門禁系統中，通過多種更加安全，更加可靠的技術實現大門的管理。在我國電子鎖整體水平尚處於國際上70年代左右，電子密碼鎖的成本還很高，市場上仍以按鍵電子鎖為主，按鍵式和卡片鑰匙式電子鎖已引進國際先進水平，現國內有幾個廠生產供應市場。但國內自行研製開發的電子鎖，其市場結構尚未形成，應用還不廣泛。國內的不少企業也引進了世界上先進的技術，發展前景非常可觀。希望通過不斷的努力，使電子密碼鎖在我國也能得到廣泛應用[1]。
目前使用的電子密碼鎖大部分是基於單片機技術，以單片機為主要器件，其編碼器與解碼器的生成為軟體方式[2]。在實際應用中，由於程序容易跑飛，系統的可靠性能較差。基於現場可編程邏輯門陣列FPGA器件的電子密碼鎖，用FPGA器件構造系統，所有演算法完全由硬體電路來實現，使得系統的工作可靠性大為提高。由於FPGA具有現場可編程功能，當設計需要更改時，只需更改FPGA中的控制和介面電路，利用EDA工具將更新後的設計下載到FPGA中即可，無需更改外部電路的設計，大大提高了設計的效率。
1.3 電子密碼鎖的系統簡介
通用的電子密碼鎖主要由三個部分組成：數字密碼輸入電路、密碼鎖控制電路和密碼鎖顯示電路。
（1） 密碼鎖輸入電路包括時序產生電路、鍵盤掃描電路、鍵盤彈跳消除電路、鍵盤解碼電路等幾個小的功能電路。
（2）密碼鎖控制電路包括按鍵數據的緩沖存儲電路，密碼的清除、變更、存儲、激活電鎖電路（寄存器清除信號發生電路），密碼核對（數值比較電路），解鎖電路（開/關門鎖電路）等幾個小的功能電路。
（3）密碼顯示電路主要將顯示數據的BCD碼轉換成相對應的編碼。如，若選用七段數碼管顯示電路，主要將待顯示數據的BCD碼轉換成數碼器的七段顯示驅動編碼[4]。
1.4 系統設計要求
設計一個具有較高安全性和較低成本的通用電子密碼鎖，具體功能要求如下：
（1）數碼輸入：每按下一個數字鍵，就輸入一個數值，並在顯示器上的顯示出該數值，同時將先前輸入的數據依序左移一個數字位置。
（2）數碼清除：按下此鍵可清除前面所有的輸入值，清除為「0000」。
（3）密碼更改：按下此鍵時會將目前的數字設定成新的密碼。
（4）激活電鎖：按下此鍵可將密碼鎖上鎖。
（5）解除電鎖：按下此鍵會檢查輸入的密碼是否正確，密碼正確即開鎖。
1.5 本課題的研究目的和意義
隨著人們生活水平的提高，對家庭防盜技術的要求也是越來越高，傳統的機械鎖由於其構造的簡單，被撬的事件屢見不鮮，電子鎖由於其保密性高，使用靈活性好，安全系數高，受到了廣大用戶的歡迎。現在市場上主要是基於單片機技術的電子密碼鎖，但可靠性較差。FPGA即現場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物，是一種超大規模集成電路，具有對電路可重配置能力。通常FPGA都有著上萬次的重寫次數，也就是說現在的硬體設計和軟體設計一樣靈活、方便。相對於基於單片機技術的電子密碼鎖，用FPGA器件來構成系統，可靠性提高，並且由於FPGA具有的現場可編程功能，使得電子密碼鎖的更改與升級更為方便簡單[3]。
通過本次設計掌握FPGA系統設計的方法，熟悉FPGA設計的相關軟體，以及硬體描述語言的使用，了解電子密碼鎖的系統構成，利用FPGA實現電子密碼鎖的設計與實現，可以加深自己對所學專業的認識，關聯知識，增強自己的動手能力，積累實踐經驗，為以後的工作打好基礎。
參考文獻
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