編譯器解碼器及其應用

❶ 日常生活中常見的顯示解碼器有哪些

日常生活中常見的顯示解碼器有：變數解碼器、碼制變換解碼器、顯示解碼器。

在數字系統中，解碼器的功能是將一種數碼變換成另一種數碼。解碼器的輸出狀態是其輸入變數各種組合的結果。解碼器的輸出既可以用於驅動或控制系統其他部分，也可驅動顯示器，實現數字、符號的顯示。

(1)編譯器解碼器及其應用擴展閱讀：

數字電路中，解碼器（如n線－2n線BCD解碼器）可以擔任多輸入多輸出邏輯門的角色，能將已編碼的輸入轉換成已編碼的輸出，這里輸入和輸出的編碼是不同的。輸入使能信號必須接在解碼器上使其正常工作，否則輸出將會是一個無效的碼字。解碼在多路復用、 七段數碼管和內存地址解碼等應用中是必要的。

解碼器可以由與門或與非門來負責輸出。若使用與門，當所有的輸入均為高電平時，輸出才為高電平，這樣的輸出稱為「高電平有效」的輸出；若使用與非門，則當所有的輸入均為高電平時，輸出才為低電平，這樣的輸出稱為「低電平有效」的輸出。

❷ 編碼器與顯示解碼器的應用，數碼管0-7除了6其他數字都顯示正常，6最上面一橫不亮，為什麼用的74

74LS47這個解碼器，左下方有三個低電平輸入有效的埠（邏輯符號上畫圓圈說明低電平有效），應該輸入低電平，即接地，而不是接高電平（VCC）。

❸ 解碼器的作用

譯.碼.器是.用.來.翻.譯.地.址.指.令.的，比.如.我.給.你.一.個.地.址.1000 0000，它.是.由.八.根.地.址.線.給.予的信.號，你如.何將.這八.根地.址線.所.表.達.的.地.址.給.找.出.來.呢..？你需.要.將.這八.根.線變.成.一.根.與.1000 0000.指定.地址.相.連.的.數.據.線.吧.？譯.碼.器.就.是起.到這個功能
當然，這只是,粗,略,的,講,解,，實,際,如果,,是,將,八,根,線變,成對,應,一,根,線,，那,么,譯,碼器.將.有.八..個輸.入..端.，2.的.八.次.方.，.也即..2.5.6.根輸.出.（.因.為.有.八.根.地.址.線..對.應.2.5.6個.地.址.）..。而.實.際.我.們.所.看.到.的.譯.碼.器.，比如74138，只.有.6個.輸.入.端，.8.個輸.出端.（輸入.端有.3.根.只.是用.來.搞.固..定輸.入.的.，不涉.及0.1.變.換，.是0.就只能.輸入0.，是1.只.能輸.入.1，.依.據輸.入.端.代.號.上.有無.「.非.」.來.判.斷.。實.際.起.作用.的.只.是.下.面3.個.輸.入.端.，.所.以有.2.的.3.次.方.也.即8.個.輸.出.端.）.，這.是.由於.地.址.線.有.部.分已.經.和.存.儲.器.相連.接.了.。 .
汗，不知.不.覺說.這.么.多了.。.精.力.有.限，.只.給.你.講..這.么多.了.。.關於組.成.原理.，.有興.趣.的.話.建.議.買.本.浙.大.學.長.出的.計.算.機.組.成.原理.高.分.筆.記.看.看.，內.容.平.時.易懂.，.雖.是.針對.考.研.生.的，.但.一點.也.不.難..。淘..寶.上.有.賣，.別.的.地方.沒.有
PS：你.沒.給懸.賞.我.都.打.了.這.么.多字.，.別忘.了選.我.就是.了
靠！.說.我內.容.里.有.敏.感.詞！.見.諒.，.我.找.不.到敏.感.詞.在.哪.兒，.又.不.忍.心辛.苦.打.出.的.內容.白.費.，.中間.隔.了.很.多小.點.！.很.憤.怒！

❹ 解碼器的作用是什麼

作用：解碼器在數字系統中有廣泛的用途，不僅用於代碼的轉換、終端的數字顯示，還用於數據分配，存貯器定址和組合控制信號等。不同的功能可選用不同種類的解碼器。

1、解碼器是一種具有「翻譯」功能的邏輯電路，這種電路能將輸入二進制代碼的各種狀態，按照其原意翻譯成對應的輸出信號。有一些解碼器設有一個和多個使能控制輸入端，又成為片選端，用來控制允許解碼或禁止解碼。

2、解碼器的種類很多，但它們的工作原理和分析設計方法大同小異，其中二進制解碼器、二-十進制解碼器和顯示解碼器是三種最典型，使用十分廣泛的解碼電路。

3、二進制碼解碼器，也稱最小項解碼器，N中取一解碼器，最小項解碼器一般是將二進制碼譯為十進制碼。

4、代碼轉換解碼器，是從一種編碼轉換為另一種編碼。

5、顯示解碼器，一般是將一種編碼譯成十進制碼或特定的編碼，並通過顯示器件將解碼器的狀態顯示出來。

(4)編譯器解碼器及其應用擴展閱讀：

1、74138是一種3線—8線解碼器 ，三個輸入端CBA共有8種狀態組合（000—111），可譯出8個輸出信號Y0—Y7。這種解碼器設有三個使能輸入端，當G2A與G2B均為0，且G1為1時，解碼器處於工作狀態，輸出低電平。當解碼器被禁止時，輸出高電平。

2、檢測74ls138解碼器時間波形的電路，使用的虛擬儀器為數字信號發生器和邏輯分析儀。數字信號發生器在一個周期內按順序送出兩組000—111的方波信號。

3、7442為二—十進制解碼器，具有4個輸入端和10個輸出端。輸入信號採用8421BCD碼，二進制數0000—1001與十進制數0—9對應。當輸入超過這個范圍是無效，10個輸出端均為高電平。7442電路沒有使能端，因此只要輸入在規定范圍內，就會有一個輸出端為低電平。

❺ 解釋器與編譯器的區別

編譯器是把源程序的每一條語句都編譯成機器語言,並保存成二進制文件,這樣運行時計算機可以直接以機器語言來運行此程序,速度很快;而解釋器則是只在執行程序時,才一條一條的解釋成機器語言給計算機來執行,所以運行速度是不如編譯後的程序運行的快的.這是因為計算機不能直接認識並執行我們寫的語句,它只能認識機器語言(是二進制的形式)

❻ 編譯器的歷史

20世紀50年代，IBM的John Backus帶領一個研究小組對FORTRAN語言及其編譯器進行開發。但由於當時人們對編譯理論了解不多，開發工作變得既復雜又艱苦。與此同時，Noam Chomsky開始了他對自然語言結構的研究。他的發現最終使得編譯器的結構異常簡單，甚至還帶有了一些自動化。Chomsky的研究導致了根據語言文法的難易程度以及識別它們所需要的演算法來對語言分類。正如Chomsky架構（Chomsky Hierarchy），它包括了文法的四個層次：0型文法、1型文法、2型文法和3型文法，且其中的每一個都是其前者的特殊情況。2型文法（或上下文無關文法）被證明是程序設計語言中最有用的，而且今天它已代表著程序設計語言結構的標准方式。分析問題（parsing problem，用於上下文無關文法識別的有效演算法）的研究是在60年代和70年代，它相當完善的解決了這個問題。它已是編譯原理中的一個標准部分。
有限狀態自動機（Finite Automation）和正則表達式（Regular Expression）同上下文無關文法緊密相關，它們與Chomsky的3型文法相對應。對它們的研究與Chomsky的研究幾乎同時開始，並且引出了表示程序設計語言的單詞的符號方式。
人們接著又深化了生成有效目標代碼的方法，這就是最初的編譯器，它們被一直使用至今。人們通常將其稱為優化技術（Optimization Technique），但因其從未真正地得到過被優化了的目標代碼而僅僅改進了它的有效性，因此實際上應稱作代碼改進技術（Code Improvement Technique）。
當分析問題變得好懂起來時，人們就在開發程序上花費了很大的功夫來研究這一部分的編譯器自動構造。這些程序最初被稱為編譯器的編譯器（Compiler-compiler），但更確切地應稱為分析程序生成器（Parser Generator），這是因為它們僅僅能夠自動處理編譯的一部分。這些程序中最著名的是Yacc（Yet Another Compiler-compiler），它是由Steve Johnson在1975年為Unix系統編寫的。類似的，有限狀態自動機的研究也發展了一種稱為掃描程序生成器（Scanner Generator）的工具，Lex（與Yacc同時，由Mike Lesk為Unix系統開發）是這其中的佼佼者。
在20世紀70年代後期和80年代早期，大量的項目都貫注於編譯器其它部分的生成自動化，這其中就包括了代碼生成。這些嘗試並未取得多少成功，這大概是因為操作太復雜而人們又對其不甚了解。
編譯器設計最近的發展包括：首先，編譯器包括了更加復雜演算法的應用程序它用於推斷或簡化程序中的信息；這又與更為復雜的程序設計語言的發展結合在一起。其中典型的有用於函數語言編譯的Hindley-Milner類型檢查的統一演算法。其次，編譯器已越來越成為基於窗口的交互開發環境（Interactive Development Environment，IDE）的一部分，它包括了編輯器、連接程序、調試程序以及項目管理程序。這樣的IDE標准並沒有多少，但是對標準的窗口環境進行開發已成為方向。另一方面，盡管在編譯原理領域進行了大量的研究，但是基本的編譯器設計原理在近20年中都沒有多大的改變，它正迅速地成為計算機科學課程中的中心環節。
在20世紀90年代，作為GNU項目或其它開放源代碼項目標一部分，許多免費編譯器和編譯器開發工具被開發出來。這些工具可用來編譯所有的計算機程序語言。它們中的一些項目被認為是高質量的，而且對現代編譯理論感興趣的人可以很容易的得到它們的免費源代碼。
大約在1999年，SGI公布了他們的一個工業化的並行化優化編譯器Pro64的源代碼，後被全世界多個編譯器研究小組用來做研究平台，並命名為Open64。Open64的設計結構好，分析優化全面，是編譯器高級研究的理想平台。
編譯器相關專業術語: 1. compiler編譯器；編譯程序 2. on-line compiler 連線編譯器 3. precompiler 預編譯器 4. serial compiler 串列編譯器 5. system-specific compiler 特殊系統編譯器 6. Information Presentation Facility Compiler 信息展示設施編譯器 7. Compiler Monitor System 編譯器監視系統

❼ 簡述顯示解碼器控制端的功能及使用方法

數字電子技術基礎課程設計（一）——電子鍾
數字電子技術基礎
課程設計
電子秒錶
一．設計目的：
1、了解計時器主體電路的組成及工作原理;
2、熟悉集成電路及有關電子元器件的使用;
3、學習數字電路中基本RS觸發器、時鍾發生器及計數、解碼顯示等單元電路的綜合應用。
二．設計任務及說明：
電子秒錶電路是一塊獨立構成的記時集成電路晶元。它集成了計數器、、振盪器、解碼器和驅動等電路，能夠對秒以下時間單位進行精確記時，具有清零、啟動計時、暫停計時及繼續計時等控制功能。
設計一個可以滿足以下要求的簡易秒錶
1.秒錶由5位七段LED顯示器顯示，其中一位顯示「min」,四位顯示「s」，其中顯示分辯率為0.01 s，計時范圍是0—9分59秒99毫秒；
2.具有清零、啟動計時、暫停計時及繼續計時等控制功能；
3.控制開關為兩個：啟動（繼續）/暫停記時開關和復位開關
三．總體方案及原理:
電子秒錶要求能夠對時間進行精確記時並顯示出來,因此要有時鍾發生器,記數及解碼顯示,控制等模塊,系統框圖如下:
時鍾發生器 記數器 解碼器
顯示器
控制器
圖1.系統框圖
其中：
(1)時鍾發生器：利用石英震盪555定時器構成的多諧振盪器做時鍾源,產生100HZ的脈沖;
(2)記數器：對時鍾信號進行記數並進位,毫秒和秒之間10進制,秒和分之間60進制;
(3)解碼器：對脈沖記數進行解碼輸出到顯示單元中；
(4)顯示器：採用5片LED顯示器把各位的數值顯示出來，是秒錶最終的輸出，有分、秒、和毫秒位；
(5)控制器：控制電路是對秒錶的工作狀態（記時開始/暫停/繼續/復位等）進行控制的單元，可由觸發器和開關組成。
四．單元電路設計，參數計算和器件選擇：
1.時鍾發生單元
時鍾發生器可以採用石英晶體震盪產生100HZ時鍾信號，也可以用555定時器構成的多諧振盪器，555定時器是一種性能較好的時鍾源，切構造簡單，採用555定時器構成的多諧振盪器做為電子秒錶的輸入脈沖源。
因輸出要求為100HZ的，選擇占空比為55%，可根據

T=（ ）Cln2=0.01
可選擇的電阻進行連接可在輸出端3獲得頻率為100HZ的矩形波信號，即T=0.01S的時鍾源，當基本RS觸發器Q＝1時，門5開啟，此時100HZ脈沖信號通過門5作為計數脈沖加於計數器①的計數輸入端CP2。

圖2.時鍾發生器555定時器構成的多諧振盪器
2.記數單元

記數器74160、74ls192、74ls90等都能實現十進制記數，本設計採用二—五—十進制加法計數器74LS90構成電子秒錶的計數單元，如圖3所示，555定時器構成的多諧振盪器作為計數器①的時鍾輸入。計數器①及計數器②接成8421碼十進制形式，其輸出端與實驗裝置上解碼顯示單元的相應輸入端連接，可顯示0.01～0.09秒；0.1～0.9秒計時，計數器②及計數器③，計數器③和計數器④也接成8421碼十進制形式，計數器④和計數器⑤接成60進制的形式，實現秒對分的進位。
集成非同步計數器74LS90簡介
74LS90是非同步二—五—十進制加法計數器，它既可以作二進制加法計數器，又可以作五進制和十進制加法計數器。
圖3為74LS90引腳排列，表1為功能表。
通過不同的連接方式，74LS90可以實現四種不同的邏輯功能；而且還可藉助R0(1)、R0(2)對計數器清零，藉助S9(1)、S9(2)將計數器置9。其具體功能詳述如下：
(1)計數脈沖從CP1輸入，QA作為輸出端，為二進制計數器。
(2)計數脈沖從CP2輸入，QDQCQB作為輸出端，為非同步五進制加法計數器。
(3)若將CP2和QA相連，計數脈沖由CP1輸入，QD、QC、QB、QA作為輸出端，
則構成非同步8421碼十進制加法計數器。
(4)若將CP1與QD相連，計數脈沖由CP2輸入，QA、QD、QC、QB作為輸出端，
則構成非同步5421碼十進制加法計數器。
(5)清零、置9功能。
a) 非同步清零
當R0(1)、R0(2)均為「1」；S9(1)、S9(2)中有「0」時，實現非同步清零功能，即QDQCQBQA＝0000。
b) 置9功能
當S9(1)、S9(2)均為「1」；R0(1)、R0(2)中有「0」時，實現置9功能，即QDQCQBQA＝1001。
圖3.74LS90引腳排列（下）

輸 入 輸 出 功 能
清 0 置 9 時 鍾 QD QC QB QA
R0(1)、R0(2) S9(1)、S9(2) CP1 CP2
1 1 0
× ×
0 × × 0 0 0 0 清 0
0
× ×
0 1 1 × × 1 0 0 1 置 9
0 ×
× 0 0 ×
× 0 ↓ 1 QA 輸 出 二進制計數
1 ↓ QDQCQB輸出 五進制計數
↓ QA QDQCQBQA輸出8421BCD碼 十進制計數
QD ↓ QAQDQCQB輸出5421BCD碼 十進制計數
1 1 不 變 保 持

表1 .74LS90功能表
10秒到分位的6進制位可在十進制的基礎上將QB、QC連接到一個與門，它的置零信號與系統的置零信號通過一個或門連接接至R0(1)，即當記數為6或有置零信號是均置零，如圖4所示。

圖4 .74ls90組成的6進制記數器
3 .解碼顯示單元
74LS248（74LS48）是BCD碼到七段碼的顯示解碼器，它可以直接驅動共陰極數碼管。它的管腳圖如圖5所示. 顯示器用 LC5011-11 共陰極LED顯示器.(註：在multisim中模擬可以用解碼顯示器DCD_HEX代替解碼和顯示單元)。

圖5. 74LS248管腳圖
4 .控制單元
（1） 啟動（繼續）/暫停記時開關
採用集成與非門構成的基本RS觸發器。屬低電平直接觸發的觸發器，有直接置位、復位的功能。
它的一路輸出作為單穩態觸發器的輸入，另一路輸出Q作為與非門5的輸入控制信號。
按動按鈕開關B（接地），則門1輸出 ＝1；門2輸出Q＝0，K2復位後Q、狀態保持不變。再按動按鈕開關K1 ,則Q由0變為1，門5開啟, 為計數器啟動作好准備。由1變0，送出負脈沖，啟動單穩態觸發器工作。
（2） 清零開關
通過開關對每個計數器的R0(2)給以高電平能實現系統的清零。
五：在MULTISIM中進行模擬
將各個晶元在MULTISIM8中連接並進行模擬，模擬如圖6所示，結果正確。
六：設計所需元件
555觸發器一片，74ls90五片，74ls248五片，LC5011-11 共陰極LED顯示器五片，
電容、電阻若干。
七：設計心得
本次課程設計對數字電子技術有了更進一步的熟悉，實際操作和課本上的知識有很大聯系，但又高於課本，一個看似很簡單的電路，要動手把它設計出來就比較困難了，因為是設計要求我們在以後的學習中注意這一點，要把課本上所學到的知識和實際聯系起來，同時通過本次電路的設計，不但鞏固了所學知識，也使我們把理論與實踐從真正意義上結合起來，增強了學習的興趣，考驗了我們藉助互聯網路搜集、查閱相關文獻資料，和組織材料的綜合能力。

❽ 解碼的過程是

解碼是編碼的逆過程，同時去掉比特流在傳播過程中混入的雜訊。利用解碼表把文字譯成一組組數碼或用解碼表將代表某一項信息的一系列信號譯成文字的過程稱之為解碼。解碼器是電子技術中的一種多輸入多輸出的組合邏輯電路，負責將二進制代碼翻譯為特定的對象（如邏輯電平等），功能與編碼器相反。解碼器一般分為通用解碼器和數字顯示解碼器兩大類。 數字電路中，解碼器（如n線－2n線BCD解碼器）可以擔任多輸入多輸出邏輯門的角色，能將已編碼的輸入轉換成已編碼的輸出，這里輸入和輸出的編碼是不同的。輸入使能信號必須接在解碼器上使其正常工作，否則輸出將會是一個無效的碼字。解碼在多路復用、七段數碼管和內存地址解碼等應用中是必要的。

假設編碼序列為（ Λ） 1 2,m m m C = c c ，經過信道傳輸，接收端收到的信號為R （模擬信號或數字信號，取決於對信道的定義），那麼接收端會順理成章地在所有可能的碼序列中尋找條件概率P(C R) m 最大的一個，認為它是最可能的發送序列。即：

C~ Arg{MAX P(C R)} m C mm=這種判決准則稱為最大後驗概率准則 (MAP）。

演算法
viterbi解碼演算法是一種卷積碼的解碼演算法。缺點就是隨著約束長度的增加演算法的復雜度增加很快。約束長度N為7時要比較的路徑就有64條，為8時路徑變為128條。（2<<(N-1））。所以viterbi解碼一般應用在約束長度小於10的場合中。

演算法規定t時刻收到的數據都要進行64次比較，就是64個狀態每條路有兩條分支（因為輸入0或1），同時，跳傳到不同的兩個狀態中去，將兩條相應的輸出和實際接收到的輸出比較，量度值大的拋棄（也就是比較結果相差大的），留下來的就叫做倖存路徑，將倖存路徑加上上一時刻倖存路徑的量度然後保存，這樣64條倖存路徑就增加了一步。在解碼結束的時候，從64條倖存路徑中選出一條量度最小的，反推出這條倖存路徑（叫做回溯），得出相應的解碼輸出

❾ 解碼器的應用

在解碼器基礎中，解釋了完全解碼器（n-2 n ）的基本工作原理，即：當使能端有效時：

除了完全解碼器之外，還有4-10線解碼器，七段顯示解碼器，相對也比較簡單，這里簡單進行介紹：

對應的真值表如下圖所示：

解碼器主要用於地址解碼、指令解碼以及邏輯表達式表示。下面重點解釋如何內存定址以及如何表達邏輯表達式。

在 組合電路、時序電路在計算機課程中的地位 一文中，說明了可執行程序的執行流程，其中的程序計數器（Program Counter，簡稱PC）中保存了CPU將要執行的指令，那如何在內存中定位到那條指令所在的內存地址呢？（重點理解：這是硬體實現，我們要用組合電路定址）。

下圖描述了早期8086的內存定址方式。（計算機中用三類匯流排：數據匯流排、地址匯流排、控制匯流排進行數據傳輸，數據匯流排用於傳輸數據，地址匯流排用於傳輸地址，控制匯流排用於傳輸控制信號。三類匯流排用於在IO、內存、CPU以及外設之間進行數據傳輸；每一塊內存中有rd、wr、adder、cs和data幾個輸入輸出，其中的rd表示讀內存，wr表示寫內存，adder下文中解釋，cs（chip select）表示片選，data用於內存和匯流排之間數據的傳輸）

在8086機器中，內存只有4KB（受限於當時的生產工藝，4KB內存由4塊1KB的內存塊組成），用12位二進制串表示地址。對於每一塊1KB的內存，其定址范圍為[00 0000 0000~11 1111 1111]，為了對4塊內存都進行定址，一般思路為：共享低10位（A 9 A 8 A 7 A 6 A 5 A 4 A 3 A 2 A 1 A 0 ）的內存地址，高兩位用A 11 A 10 來進行控制，使其滿足：

在解碼器中，如果使能端有效，其對應的輸入輸出之間的關系為：

比較敏感的童鞋很容易發現，解碼器和最小項存在關系。對於任何的邏輯表達式，都可以用最小項表示，如F (A,B,C) =m 2 +m 3 +m 4 +m 5 +m 7 。

根據/Y i = !m i ，可以進一步將F (A,B,C)表示成：

此時，將3-8解碼器的輸出/Y 2 ，/Y 3 ，/Y 4 ，/Y 5 和/Y 7 接入一個與非門，即可表示上面的邏輯表示式 F (A,B,C) ，其對應的電路圖如下圖所示：

在上例的基礎上，如何用74LS138解碼器實現一個全減器呢？在設計之前，需要先明確減法器的功能，其真值如下圖所示：

全減器中，C i-1 表示來自低位的借位，C i 表示向高位的借位，F i 表示本位的計算值。

根據真值表，很容易得到：

上述的F i 和C i 已經映射到74LS138的輸出埠，將輸出埠接入與非門，即可完成全減器，其對應的電路圖如下圖所示：

從上面兩個例子看出，解碼器雖然簡單，但是其用法卻多種多樣，可以從不同的角度靈活使用解碼器完成特定的功能。總體而言，對於解碼器級聯用法，通常都是共享低位的數據輸入，用高位的數據輸入控制解碼器的使能信號（當然，最好分析的時候先就把預期的輸出編號）；對於邏輯表達式，要充分認識最小項和解碼器的輸出之間的關系，通過這種關系，利用解碼器和少量的其它與、或、非等們組合得到完成預期功能的電路。