㈠ 如何在VIVADO中編譯模擬庫
1、選擇vivado菜單「Tools」——>「Compile Simulation Libraries...」命令。
2、在彈出的對話框中設置器件庫編譯參數，模擬工具「Simulator」選為ModelSim，語言「Language」、庫「Library」、器件家族「Family」都為默認設置All（當然也可以根據自己的需求進行設置），然後在「Compiled library location」欄設置編譯器件庫的存放路徑，這里選擇新建的vivado2014_lib文件夾，此外在「Simulator executable path」欄設置Modelsim執行文件的路徑，其他參數默認。
3、設置好參數後點擊「Compile」按鈕開始器件庫的編譯。
4、器件庫編譯結束後給出編譯報告，從報告中看出0個警告和0個錯誤。
5、打開vivado2014_lib文件夾，便可以看到已經產生了器件庫。
㈡ 如何使用vivado isim模擬
使用vivado isim模擬的方法和過程如下：
1) 測試平台建立；
a) 在工程管理區點擊滑鼠右鍵，彈出菜單選擇New Source，彈出界面； b) 輸入文件名，選擇Verilog Test Fixture，打鉤add to project，單擊NEXT；
c) 選擇要模擬的文件，點擊NEXT；
d) 點擊「FINISH」，就生成一個Verilog測試模塊。
ISE能自動生成測試平台的完整構架，包括所需信號、埠聲明以及模塊調用的實現。所需要完成的工作就是initial….end模塊中的「//Add stimulus here」後面添加測試向量生成代碼。
這里給出示例測試代碼，將其添加於//Add stimulus here處
#100;
SW = 7;
#100;
SW = 11;
#100;
SW = 13;
#100;
SW = 14;
2) 測試平台建立後，在工程管理區將狀態設置為「Simulation」；選擇要模擬的文件名，
過程管理區就會顯示「Isim simlator」；
3) 下拉「Isim simlator」，選擇「Simulate Behavioral Model」，單擊滑鼠右鍵，現在「Process Properties」可修改模擬遠行時間等。
4) 修改後，直接雙擊「Isim simlator」中的「Simulate Behavioral Model」進行模擬。
檢查模擬結果是否達到預期設計目標。
Vivado設計套件，是FPGA廠商賽靈思公司2012年發布的集成設計環境。包括高度集成的設計環境和新一代從系統到IC級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。集成的設計環境——Vivado設計套件包括高度集成的設計環境和新一代從系統到IC級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。
㈢ vivado 修改了xdc文件需要重新編譯綜合嗎
vivado 修改了xdc文件需要重新編譯綜合
Vivado Logic Analyzer的使用
chipscope中，通常有兩種方法設置需要捕獲的信號。
1.添加cdc文件，然後在網表中尋找並添加信號
2.添加ICON、ILA和VIO的IP Core
第一種方法，代碼的修改量小，適當的保留設計的層級和網線名，圖形化界面便於找到
需要捕獲的信號。
第二種方法，對代碼的改動量大一些，同時需要熟悉相關IP的設置，優點是，可以控制
ICON,並調用VIO。
與之類似，Vivado也有著兩種方法進行設置。
1.在綜合後的網表中尋找相關信號，右鍵點開菜單，然後設置mark debug
2.添加ILA，VIO的IP Core
第一種方法與chipscope的第一種方法極為類似：
1.都需要綜合後才能設置；
2.都需要保留一定的設計層級或者網線名來便於尋找信號；
3.並非所有信號都可以被捕獲，不能捕獲的信號，chipscope中是顯示為灰色，vivado
中是沒有mark debug的選項在右鍵菜單中；
第二種方法就更為類似了，vivado可以兼容ISE的IP，所以可以直接調用chipscope的相
關IP，調試時也只是用Chipscope，另外可以使用Vivado自己的ILA IP，來進行設計，
但最大的問題是Vivado不提供ICON的IP以供選擇，進一步埋沒了ICON的地位。
另外，早起的Vivado IP Catalog提供Chipscope的ICON、ILA和VIO IP Core可以選擇，目前已經取消了這些IP，只支持Vivado自己的ILA/VIO IP Core。
這里提供一個非常簡單的設計代碼，用於Vivado Logic Analyzer的研究。
㈣ vivado軟硬體結合工程中怎樣觀察信號變化
Debug分為3個階段：
1. 探測信號：在設計中標志想要查看的信號
2. 布局布線：給包含了debug IP的設計布局布線
3. 分析：上板看信號
一 探測信號
探測信號有2種方法一種是直接在HDL源代碼中用（*mark_debug = 「true」*）標識出要探測的信號 另一種是 在綜合過後的網表文件中添加標志。
1 .在HDL源代碼中添加標志
然後點擊open Synthesized Design
然後點擊Tools-> Set Up Debug
點擊 Next
點擊Add/Remove Nets
點擊find會出來所有信號。如果需要添加debug的信號，從左邊框中選擇所需信號，點擊按 鈕加到右邊來。如果需要去除不需要的debug信號，從右邊框中選擇所需信號，點擊按鈕就 去除了。選好信號之後，在右下角點擊Ok按鈕。
在此框中為所有debug信號選擇時鍾域，選擇debug信號，右鍵選擇Select Clock Domain。注意每一個時鍾域對應一個單獨的ILA 2.0core。
在此框中選擇所需時鍾，點擊ok
點擊next
然後繼續下面的Implement 流程
點擊Save保存修改後的工程
後面像以前一樣等工程跑結束。
2.在網表文件中添加標志
網表文件添加標志，第一步也是打開綜合後設計。如下圖所示
第二步是打開debug窗口
Open synthesized Design之後，有2種方法來標志debug信號
(1) 第一種方法是在Netlist窗口中選擇信號，右鍵點擊Mark Debug
(2) 第二種方法是在Tools中選擇Setup Debug 推薦使用此方法
然後和前面一樣繼續跑工程。
二 上板調試
上板的時候選擇Open hardware session ,然後Open a new hardware target
選擇next
選擇next
選擇Next
選擇FPGA來配置文件
注意移到另一台電腦看debug信號時，必須將debug_nets.ltx 文件和bit文件一起移過去。如下圖紅框所示
如果需要設置觸發條件，選擇Windows –> Debug Probes
㈤ vivado2014.2的SDK怎麼生成MCS文件
以橫條廣告為例的廣告插入實現，插屏廣告同理，積分牆廣告待續。
工具/原料
SDK
方法/步驟
注冊下載SDK
創建項目，創建完成項目後、將會得到應用ID、應用密鑰這兩個字元串：
將下載下來的庫添加到本地項目中，選擇選項：
其次添加依賴框架、這步很重要，
所要添加的依賴框架框架：
AdSupport.framework
Security.framework
StoreKit.framework
ImageIO.framework
MapKit.framework
QuartzCore.framework
SystemConfiguration.framework
CoreTelephony.framework
CoreGraphics.framework
添加完成、編譯....
最後代碼實現...顯示橫幅廣告
這里需要做3件事：
1）首先要到AppController.mm 中初始化代理
2）調用initQuMiGuangGao初始化方法
3）顯示廣告橫幅
<1> 將所要現實的那個.cpp文件改成.mm文件
<2> 在.mm文件中把頭文件包含進來
㈥ vivado編譯進度怎麼看
點擊ProjectSummary可以查看編譯進度。
點擊編譯後，右上角會出現運行的標志，運行結束後，會出現幾個窗口，第一個是否需要編譯，選擇編譯（默認選項），這是右上角繼續處於運行狀態，程序編譯結束後，會詢問是否要產生bit文件，此處選擇產生。右上角繼續運行，在文件產生後，詢問是否打開設計，此處選擇取消。
㈦ 如何對已經燒好的fpga進行測試
第一，在對應廠家的編譯工具軟體新建一個工程。
第二，將你的 VHDL文件加入工程中去。
第三，添加約束文件。
第四，編譯。
第五，將編譯文件通過JTAG介面下載到FPGA中。
如果一切OK，那到此為止。
如果ADC數據不正確。則：
第六，代碼裡面增加信號分析文件。
第七，重新編譯載入。
第八，通過廠家分析工具，查看各信號是否正確。
如果找到問題，則OK。
如果沒有找到問題，則抓取更多信號，重復第六，第七，第八，直到問題解決
㈧ Vivado生成edf網表
步驟：
1.將對應模塊設置為top；
2.綜合策略中flatten_hierarchy設置為full，打平層次；
3.綜合策略中More Options設置為 -mode out_of_context，防止插入I/O Buffer;
4.進行綜合，進入綜合後界面；
5.在tcl Console命令行輸入 write_verilog -mode synth_stub your_path/mole_name.v
6.如果不包含xilinx 官方ip，在tcl Console命令行輸入 write_edif your_path/mole_name.edf
如果包含xilinx 官方ip，在tcl Console命令行輸入 write_edif -security_mode all your_path/mole_name.edf
7.將生成的mole_name.v和mole_name.edf添加到工程中，就可以使用網表文件了。
注意事項：
1.步驟567中「your_path」要替換為自己的存儲路徑，「mole_name」要替換為自己的模塊名。
2.在調試過程中，發現若生成的edf網表中包含PLL ip core，則對應的ip的時序約束會失效，建議在edf中不要使用PLL ip，可以將PLL放到網表外面；
3.在生成edf文件前，若無針對edf文件的特殊約束，請將xdc文件disable，否則可能導致約束沖突；
㈨ 如何在VIVADO中編譯模擬庫
您好，請問您是想知道如何在VIVADO中編譯模擬庫嗎？