① quartus2波形圖怎麼設置波形代碼
可以用echarts來設置。
data中的值數點與scatter一樣，更久原始數據波形點數代碼換成點值數組代碼後，系統就會自動生成波形代碼。
② quartus II模擬波形
1、打開QuartusⅡ軟體，
2、選擇File→New Project Wizard 新建一項工程。
3、單擊Next進入。
（任何一項設計都是一項工程Project，必須首先為此工程建立一個放置與此工程相關的所有文件的文件夾，要用英文的比如存在E/eda），之後會出現三個要填的，分別E/eda，COUNT，COUNT;單擊Next進入下一個，first name不填，單擊Next進入對話框。在該對話框中指定目標器件，（我們選擇的是QuickEDA核心板上用的Cyclone系列的EP1C6240C8。），next一直到finish
4、選擇File→New ——VHDL file ，將你的編程復制進去
5、File→save as（新建個文件夾 用英文的）文件名一定要更改為COUNT（保持和實體一致，默認的文件名為VHDL1）
6、在QuartusⅡ主界面下選擇Processing→Start Compilation進行全程編譯，會顯示「successful」
7、在QuartusⅡ主界面下選擇File→New命令，打開新建文件對話框，在該對話框中選擇Vector Waveform File ；
8、在Nane欄內雙擊滑鼠左鍵，彈出對話框。
9、點擊Node Finder 按鈕5、在Filter欄選擇Pins:all，點擊List按鈕，彈出如圖所示對話框。
10、點擊>>按鈕，按2次OK後。
11、設置模擬結束時間。
在QuartusⅡ主界面下選擇Edit→End time…，打開圖示對話框，將模擬結束時間設置為20us。
12、編輯輸入節點波形
1）選中clk，在工具欄中點擊Overwrite Clock按鈕，打開圖示對話框，將CLK周期設置為50ns。
2）將clr設置為「0」（在波形圖左邊豎著的有個0矩形波）。（可以點擊放大/縮小按鈕，縮小時按右鍵）
13、保存模擬波形文件，File→save，按默認的保存就行
14、功能模擬。
1）在QuartusⅡ主界面下選擇Processing→Simulate Tool，
2）在Simulation mode 下選擇Functional，點擊Generate Functional Simulation Netlist按鈕。點擊Start按鈕開始模擬。，模擬後點擊Report按鈕，打開模擬結果窗口（波形就出來了），在該窗口中可以觀察設計結果，功能模擬沒有考慮器件的延遲時間。
③ 如何用Quartus II對用Verilog HDL語言編寫的源碼進行模擬
要使用QuartusII 進行模擬，首先進行代碼編譯。
代碼輸入完成後，點擊start compilation按鈕開始編譯，編譯完畢後，點擊新建按鈕，新建一個WaveForm文件。
然後打開Node Finder，將Pin選擇為 All，然後點擊 find 按鈕，將會將你的代碼中的所有輸入輸出管腳都顯示出來，用滑鼠選擇所有管腳，拖動到WaveForm文件的波形顯示框中，每個管腳的狀態就都出來了，在你想要輸入的管腳上設置高低電平，完畢後，點擊 Start Simulation 按鈕開始模擬，結束後輸出管腳會顯示結果。
④ quartus II編譯問題
quartus II 這種編譯軟體有時候也是找不出錯來的，你得細心點，看看標點符號什麼的沒錯有時候也會有警告的，重新編譯一下
⑤ quartus 選擇哪個器件進行編譯
QuartusII 是Altera公司開發的功能最強大的PLD編譯工具，全面取代MAX＋PLUS
使用步驟：
一、建立工程.
1、「File」→「New Project Wizard」開始新工程的建立設置。『NEXT』
2、指定project的路徑，和project的名稱，頂層文件的名稱（一般與工程名相同）。
3、指定project中要include 的文件。
4、選擇project中要使用的一些EDA TOOLS。
5、選擇所使用的器件的家族「family」 和具體型號。
6、『finish』 完成工程的設置。
二、輸入文件. 在工程中新建設計文件：圖形文件「Block Diagram/Schematic File」，Verilog語言文 件「VerilogHDL File」
1、完成工程文件的輸入,若為頂層文件，則文件名應該保存為與工程名相同。
2、編譯設置:「Assignment」→「Compiler Settings Wizard」→「Next」
3、根據編譯窗口的提示修改錯誤。
4、編譯後會生成編譯報告「Compilation Report」會分成如下幾項：
(1) Analysis＆Synthesis語法檢查，把大電路轉成較小的元件
(2) Fitter 器件資源利用情況，引腳分配情況等
(3) Assembler 連線各元件
(4) Timing Analyzer 時間分析
三、模擬. 完成工程文件的編譯、綜合、時間、分析後就可以建立波形模擬文件進行功能模擬
1、建立模擬文件
「File」→「New」→「Other Files」→「Vector Waveform File」→「OK」
2、選擇輸入輸出引腳
Edit→「Insert Node or Bus」→「Node Finder」，在「Filter」處選擇「Pins:all」，再按下「 >>」將所有選中的引腳添加到「Seleted Nodes」框，點「OK」→「OK」完成引腳添加。可通過右鍵 修改引腳的顯示方式、屬性、初始值等參數。
3、模擬時間、柵格的設置
Edit→『End Time』 設置模擬結束的時間， 『Grid Size』設置每個柵格表示的時間。模擬時間是 以建立模擬文件時給出的結束時間為准，模擬設置「Wizards」中設定的End Time沒用。
4、模擬編譯設置
『Assignments』→『Wizards』→『Simulator Settings Wizard』→選擇當前要模擬得文件
模擬文件做好後還要將其設置為當前模擬文件，才可以開始模擬。因為有時一個工程需要建立多個 模擬文件，這就需要通過設置確定仿哪個文件了。在選擇模擬類型「Type of simulation」時，「 timing」代表考慮延時，「functional」表示功能型的模擬。
5、先編譯後模擬
『Processing』→『Start Compilation＆Simulation』
6、模擬結束後會生成模擬報告「Simulation Report」
模擬結果並不是出現 在所建立得模擬文件中，在模擬報告中有獨立的模擬結果。
模擬的結果總是與當前的工程文件相對應，工程文件改變後要重新模擬後才有意義。
四、將工程模塊化，利用圖形設計文件建立更大的工程
模塊工程文件（「Block Diagram/Schematic File」或「Verilog HDL File」）編譯模擬成功後就可以 將其模塊化，然後在更高層次將各個模塊級聯起來，構成更大得工程。
1、模塊化
『File』→『Creat/Updata』→『Creat Symbol Files for Current File』 然後編譯器會自動將當前工程完整得編譯一遍，然後生產圖形模塊，放在存放當前工程的文件夾里。
2、更大的工程
（1）建立工程文件
「File」→「New」→「Device Design Files」→「Block Diagram/Schematic File」→「OK」
（2）輸入元件
右鍵→『Insert』→『Symbol』→可以在庫文件中選，也可以通過「瀏覽」將已經建立圖新模塊的 工程載入進來。
（3）連線