㈠ linux怎樣安裝vcs-mx2014
親，deepin是基於ubuntu的，是.deb格式。RPM不能直接安裝的，要經過轉換才能安裝，轉換過後也不一定能安裝。具體的可以網路rpm轉deb
親，deepin是基於ubuntu的，是.deb格式。RPM不能直接安裝的，要經過轉換才能安裝，轉換過後也不一定能安裝。具體的可以網路rpm轉deb
等license
使能verilog2000的標准
統一所有的timescale
-f採用絕對路徑；-F與-f類似，也可以採用絕對路徑，同時也支持相對路徑，但不允許嵌套使用。
VCS用-F解析filelist時，不允許文件嵌套使用，不支持`include 「xxx.v」這種寫法，改為-f便ok了。
`include "xxx.sv"
要用+incdir把xxx.sv的路徑指明。
編譯完成後，自動執行當前編譯生成的可執行文件
初始化RTL中所有mem的所有bit初始值
初始化RTL中所有reg的所有bit初始值
-的一般是編譯時用的，編譯工具自帶的。
+的是插件，環境，驗證語言，等等加的，可擴展的，自定義的。
+libext+.v
-y XXX/memory/all/work/verilog 定義verilog的庫
-f rtl_top.f
-f env.f
testbench的頂層mole名字是top， 收集top下的例化的rtl頂層模塊的下面所有層的覆蓋率
如果用到了dw的東西
一般加上選項
-y $DC_HOME/dw/sim_ver +incdir+$DC_HOME/dw/sim_ver +libext+.v
㈢ VCS編譯ISE的庫進行FPGA設計的模擬時出錯
ISE自帶的IP核生成的BLOCK RAM是不能被VCS編譯的，最好用Memory Compiler重新生成RAM
㈣ vcs編譯UVM庫，出錯，怎麼辦
為什麼vcs編譯能過的systemverilog文件,modelsim6.5編譯不過,總是提示有很多的語法錯誤,比如:# ** Error: cpu.v(98): (vlog-7027) Hierarchical reference
㈤ vcs在linux中調用編譯好的庫
vivado調用VCS模擬可以加快工程的模擬和調試，提高效率。
VCS軟體最好安裝VCS-MX的版本，可以混合編譯Verilog和VHDL語言 由於在linux系統中個人用戶各種許可權被限制，導致很多地方無法正常使用軟體之間的協調工作。
㈥ vcs生成覆蓋率時，條件編譯的頂層會被當做不同的項目，合並覆蓋率時會出錯，怎麼解決
要生成覆蓋率報告，要在編譯和模擬的時候，加入一個選項。 -cm line | fsm | tgl | cond , 指定生成針對什麼條件的覆蓋率報告。如下的makefile，就生成上述四個的覆蓋率報告。注意，編譯和模擬，都要加上-cm這個選項。執行 make vcs ， make sim後，會生成simv.vdb文件夾，該文件夾下包含了覆蓋率的內容，但是我們需要將內容生成報告，這樣，才方便我們查看。生成報告，使用的是 urg命令，該命令也是屬於vcs工具裡面的-dir： 指定 .vdb文件夾的位置report： 指定生成報告的格式，報告格式有兩種，一種網頁格式，一種text格式。這里，both代表生成兩種。執行 make urg後，就會生成both文件夾。 這文件夾下的文件，就是覆蓋率報告了。打開dashboard.html。可以看到整體的一些信息。但是我們關心的是設計的，而不是testbench的。點擊hierarchy，得到層次。點擊u1，也就是設計的頂層。可以看到關於該頂層的信息。因為在頂層，都是調用各個子模塊（這里是調用 band_generaterx_tx, uart_txd模塊），所以沒有line的覆蓋率統計，但是有TOGGLE的覆蓋率統計，也就是信號的翻轉。從上面可以看出，對於rst_n信號，沒有從1->0的翻轉，而這個信號是testbench中傳遞的，因此看出，在testbench設計，對於rst_n信號產生，有bug。點擊左下角的uart_txd_1，查看該模塊的信息。 對於該設計，因為有具體的實現，所以可以看到有line的覆蓋率，toggle的覆蓋率，FSM的覆蓋率。對於line覆蓋率，從報告看出，總共有42行，覆蓋到了41行。通過查看代碼，可以知道是哪一行沒有被執行到。對於toggle覆蓋率。從報告看出，只有rst_n有問題，而這問題是testbench的的bug造成的。對於FSM的檢查。從報告看出，每個狀態都有被覆蓋到。但是從有些狀態跳轉到另外的狀態，沒有被覆蓋到。因此造成FSM的覆蓋率不高。通過查看覆蓋率報告，可以查找到設計的缺陷，從而進行修正。
㈦ VCS的環境變數怎麼配置
先選女孩二，把環境設置成山洞，然後在調均衡器到你說話到滿意為止（音效卡不一樣，效果不一樣，所以要自己調到滿意）希望有幫到你
㈧ verdi怎麼載入uvm庫文件
One of the main differences between QuestaSim and Modelsim (besides performance/capacity) is that QuestaSim is the simulation engine for the Questa Platform which includes integration of Verification Management, Formal based technologies, Questa Verification IP, Low Power Simulation and Accelerated Coverage Closure technologies.
如果只是做通常的模擬 兩者沒有區別
對於非常復雜的設計的驗證 Questa效率高
Modelsim也支持UVM 但不如Questa支持的好（比如assertion和覆蓋率等方面）
還有一些小地方：Questa有64位模式 而Modelsim在64位OS上也只是32位模式
Questa提供模擬數字混合模擬介面
Questa可以同時啟動多個波形窗口
㈨ VCS -simprofile
編譯選項 -simprofile
模擬選項 -simprofile time+mem
如果PLI/DPI/DirectC 這一項占的比例較大，而且是DPI中的uvm_re_match占的時間較多，
可以在編譯選項中 加上 +define+UVM_REGEX_NO_DPI 可以大大降低這個部分的時間消耗。