A. vcs 運行中打開文件失敗
在急救那些由於系統DLL文件丟失引起的Windows系統運行不正常故障時，我們根本不需要重新安裝操作系統，只需要對那些已經丟失了的DLL文件進行一下重新注冊，就能讓系統恢復正常運行狀態了。
（1)開始－運行：輸入cmd，按「enter」鍵回車！進入"c:windowssystem32cmd.exe"窗口（2)在"c:windowssystem32cmd.exe"窗口中的命令提示符下直接輸入：for %1 in (%windir%system32*.dll) do regsvr32.exe /s %1。注意：是在命令提示符下，不是在「運行」框中！小技巧：可以直接復制以上命令，粘貼即。（3)按「enter」鍵回車！開始對系統所有的DLL文件重新注冊了！耐心等待吧。
B. VCS編譯命令
等license
使能verilog2000的標准
統一所有的timescale
-f採用絕對路徑；-F與-f類似，也可以採用絕對路徑，同時也支持相對路徑，但不允許嵌套使用。
VCS用-F解析filelist時，不允許文件嵌套使用，不支持`include 「xxx.v」這種寫法，改為-f便ok了。
`include "xxx.sv"
要用+incdir把xxx.sv的路徑指明。
編譯完成後，自動執行當前編譯生成的可執行文件
初始化RTL中所有mem的所有bit初始值
初始化RTL中所有reg的所有bit初始值
-的一般是編譯時用的，編譯工具自帶的。
+的是插件，環境，驗證語言，等等加的，可擴展的，自定義的。
+libext+.v
-y XXX/memory/all/work/verilog 定義verilog的庫
-f rtl_top.f
-f env.f
testbench的頂層mole名字是top， 收集top下的例化的rtl頂層模塊的下面所有層的覆蓋率
如果用到了dw的東西
一般加上選項
-y $DC_HOME/dw/sim_ver +incdir+$DC_HOME/dw/sim_ver +libext+.v
C. VCS編譯ISE的庫進行FPGA設計的模擬時出錯
ISE自帶的IP核生成的BLOCK RAM是不能被VCS編譯的，最好用Memory Compiler重新生成RAM
D. 求助，VCS在ubuntu 64位的問題
您好，我在別的網站看到你的具體問題了， 解決方法如下： 執行編譯命令，遇到這個問題後，在當前目錄下會有一個csrc目錄，進入這個目錄，發現有個Makefile，用gedit打開，將下面欄位 # Override TARGET_ARCH TARGET_ARCH= 修改為： # Override TARGET_ARCH TARGET_ARCH=x86-64 並且刪除*.o，rm *.o，然後再執行make，重新生成rmapats.o文件，這次生成的就對了。。。 這也是一種臨時解決辦法，真是折騰啊。。。 使用vcs -full64 x.v 仍然存在問題，採用類似方法會出現段錯誤，64位使用不了。只能使用32位的了。
E. DC綜合後的VCS後模擬命令怎麼寫，需要添加哪些庫
library(rpart);
## rpart.control對樹進行一些設置
## xval是10折交叉驗證
## minsplit是最小分支節點數，這里指大於等於20，那麼該節點會繼續分劃下去，否則停止
## minbucket：葉子節點最小樣本數
## maxdepth：樹的深度
## cp全稱為complexity parameter，指某個點的復雜度，對每一步拆分,模型的擬合優度必須提高的程度
ct <- rpart.control(xval=10, minsplit=20, cp=0.1)
## kyphosis是rpart這個包自帶的數據集
## na.action：缺失數據的處理辦法，默認為刪除因變數缺失的觀測而保留自變數缺失的觀測。
## method：樹的末端數據類型選擇相應的變數分割方法:
## 連續性method=「anova」,離散型method=「class」,計數型method=「poisson」,生存分析型method=「exp」
## parms用來設置三個參數:先驗概率、損失矩陣、分類純度的度量方法（gini和information）
## cost我覺得是損失矩陣，在剪枝的時候，葉子節點的加權誤差與父節點的誤差進行比較，考慮損失矩陣的時候，從將「減少-誤差」調整為「減少-損失」
fit <- rpart(Kyphosis~Age + Number + Start,
data=kyphosis, method="class",control=ct,
parms = list(prior = c(0.65,0.35), split = "information"));
## 第一種
par(mfrow=c(1,3));
plot(fit);
text(fit,use.n=T,all=T,cex=0.9)；
## 第二種，這種會更漂亮一些
library(rpart.plot);
rpart.plot(fit, branch=1, branch.type=2, type=1, extra=102,
shadow.col="gray", box.col="green",
border.col="blue", split.col="red",
split.cex=1.2, main="Kyphosis決策樹");
## rpart包提供了復雜度損失修剪的修剪方法，printcp會告訴分裂到每一層，cp是多少，平均相對誤差是多少
## 交叉驗證的估計誤差（「xerror」列），以及標准誤差(「xstd」列)，平均相對誤差=xerror±xstd
printcp(fit);
## 通過上面的分析來確定cp的值
## 我們可以用下面的辦法選擇具有最小xerror的cp的辦法：
## prune(fit, cp= fit$cptable[which.min(fit$cptable[,"xerror"]),"CP"])
fit2 <- prune(fit, cp=0.01);
rpart.plot(fit2, branch=1, branch.type=2, type=1, extra=102,
shadow.col="gray", box.col="green",
border.col="blue", split.col="red",
split.cex=1.2, main="Kyphosis決策樹");
F. vcs生成覆蓋率時，條件編譯的頂層會被當做不同的項目，合並覆蓋率時會出錯，怎麼解決
要生成覆蓋率報告，要在編譯和模擬的時候，加入一個選項。 -cm line | fsm | tgl | cond , 指定生成針對什麼條件的覆蓋率報告。如下的makefile，就生成上述四個的覆蓋率報告。注意，編譯和模擬，都要加上-cm這個選項。執行 make vcs ， make sim後，會生成simv.vdb文件夾，該文件夾下包含了覆蓋率的內容，但是我們需要將內容生成報告，這樣，才方便我們查看。生成報告，使用的是 urg命令，該命令也是屬於vcs工具裡面的-dir： 指定 .vdb文件夾的位置report： 指定生成報告的格式，報告格式有兩種，一種網頁格式，一種text格式。這里，both代表生成兩種。執行 make urg後，就會生成both文件夾。 這文件夾下的文件，就是覆蓋率報告了。打開dashboard.html。可以看到整體的一些信息。但是我們關心的是設計的，而不是testbench的。點擊hierarchy，得到層次。點擊u1，也就是設計的頂層。可以看到關於該頂層的信息。因為在頂層，都是調用各個子模塊（這里是調用 band_generaterx_tx, uart_txd模塊），所以沒有line的覆蓋率統計，但是有TOGGLE的覆蓋率統計，也就是信號的翻轉。從上面可以看出，對於rst_n信號，沒有從1->0的翻轉，而這個信號是testbench中傳遞的，因此看出，在testbench設計，對於rst_n信號產生，有bug。點擊左下角的uart_txd_1，查看該模塊的信息。 對於該設計，因為有具體的實現，所以可以看到有line的覆蓋率，toggle的覆蓋率，FSM的覆蓋率。對於line覆蓋率，從報告看出，總共有42行，覆蓋到了41行。通過查看代碼，可以知道是哪一行沒有被執行到。對於toggle覆蓋率。從報告看出，只有rst_n有問題，而這問題是testbench的的bug造成的。對於FSM的檢查。從報告看出，每個狀態都有被覆蓋到。但是從有些狀態跳轉到另外的狀態，沒有被覆蓋到。因此造成FSM的覆蓋率不高。通過查看覆蓋率報告，可以查找到設計的缺陷，從而進行修正。