A. labviewFPGA編譯
右鍵單擊RT終端的FPGA晶元，選擇屬性，查看編譯器是那種
官網上有下載，搜xilinx即可。
安裝好後，就可以使用本地編譯伺服器了。
B. CPLD和FPGA的編程和配置有哪些方式
對CPLD/FPGA晶元進行編程配置的方式有多種
1、按使用計算機的通訊介面劃分，有：
（1）串口下載（BitBlaster或MasterBlaster）、
（2）並口下載（ByteBlaster）、
（3）USB介面下載(MasterBlaster或APU)等方式。
2、若按使用的CPLD/FPGA器件劃分，有：
1）CPLD編程（適用於片內編程元件為EPROM、E2PROM 和快閃記憶體的器件）；
2）FPGA下載（適用於片內編程元件為SDRAM的器件）
3、按CPLD/FPGA器件在編程下載過程中的狀態劃分,有:
1）主動配置方式。
在這種配置方式下,由CPLD器件引導配置操作的過程並控制著外部存貯器和初始化過程；
2）被動配置方式。
在這種配置方式下,由外部CPU或控制器（如單片機）控制配置的過程。
CPLD/FPGA器件按照正常使用和下載的不同過程其工作狀態分為三種：
1、用戶狀態(User mode)
即電路中CPLD器件正常工作時的狀態；
2、配置狀態(Configuration mode )
指將編程數據裝入CPLD/FPGA器件的過程，也可稱之為下載狀態；
3、初始化狀態(Initialization)
此時CPLD/FPGA器件內部的各類寄存器復位，
讓I／O引腳為使器件正常工作作好准備。
ALTERA公司的開發系統MAX+PLUSⅡ可以生成多種格式的編程數據文件。對於不同系列器件, 所能生成的編程/配置文件類型有所不同, 但大致可有下面幾種類型:
①SRAM Object格式（.sof）:
SOF格式文件用於FLEX器件的Bit Blaster或Byteblaster被動配置方式。
MAX+PLUS II編譯綜合工具會在編譯綜合過程中自動為FLEX系列器件生成SOF數據格式文件, 其它數據格式均可由該種格式轉化而成。
②Programming Object格式（.pof）:
POF格式文件用於對MAX系列器件編程配置, 也可以用於對採用EPROM配置方式的FLEX器件進行配置。POF文件也是由MAX+PLUS II軟體在編譯綜合過程中自動產生。
③十六進制格式（.hex）:
HEX格式文件是使用第三方編程硬體對並行EPROM編程的數據文件，從而可以將並行EPROM作為數據源, 用微處理器對FLEX器件進行被動串列同步（PS）配置或被動串列非同步（PSA）配置。
④ASCII碼文本格式（.ttf）:
TTF格式文件適用於被動串列同步（PS）配置和被動串列非同步（PSA）配置類型, 它在配置數據之間以逗號分隔。
編程一般會用：Verilog和VHDL兩種來完成，也用用電路直接搭的，那種比較高端，需要很豐富的設計經驗，和對數字電路的了解
C. FPGA編程
今年電子大賽的時候做過一個，不過是基於XILINX公司的FPGA的，我給你介紹一下思路吧。
還有就是不知道你的信號發生器要求頻率和精度是多少
一般有兩種實現方式：一種是控制AD輸出模擬量，另一種是通過SPWM和低通整流而來
本程序是第二種
工作機理有兩部分組成：PWM的產生和表
產生部分由兩個寄存器和一個計數器組成，計數器不聽累加同時與兩個寄存器作比較，兩個寄存器一個控制置底一個控制拉高，一般把一個固定就行了（有的地方說是一個控制周期一個控制高電平時間，其實是一樣的）
表裡放的是一個正弦數組（產生正弦波），之後有一個寄存器控制讀取表的速度（間隔），把讀取出的表值存入上面那個沒固定的寄存器就行了
http://blog.sina.com.cn/s/blog_6e22b1da0100n52r.html
我的博客里有一篇關於SPWM模式的DDS的文章
你可以看一看
不懂得話可以給我留言
A/D轉換的方法要比SPWM的方法簡單，首先你要新建一個存儲空間，裡面存上A/D的電壓控制量的一維數組，數組中存在的數值對應的電壓從前到後呈正弦波形排列，每個周期從數組中每隔n個元素依次讀取數組付給A/D轉換器，這樣A/D就可以輸出正弦波了，而裡面的n步進是由一個寄存器控制的，n的大小決定了你的頻率。
至於你說的液晶顯示，按鍵等。我建議你用SOPC實現，Alter公司有Nois2的ip核。它相當於把FPGA當單片機用，你將液晶控制、按鍵控制、波形生成分別變成自定義IP核集成於系統，之後在頂層用C語言實現目的即可。
如果你不會HDL語言的話，必須先把它學了。如果你不了解SOPC的話，給你介紹一個很好的資料，估計你按這個一步一步來，1周就能學會。
http://wenku..com/view/dd7ade360b4c2e3f57276360.html
這是網路文庫的鏈接，一共是五章，你可以自己搜索。
今年的電子大賽FPGA組的比賽有不少省市都和你這道題有關，雖然是XILINX公司的，但是大同小異。
D. FPGA等可編程邏輯器件設計流程是怎麼樣的
通常可將FPGA/CPLD設計流程歸納為以下7個步驟，這與ASIC設計有相似之處。 1.設計輸入。Verilog或VHDL編寫代碼。 2.前模擬（功能模擬）。設計的電路必須在布局布線前驗證電路功能是否有效。（ASCI設計中，這一步驟稱為第一次Sign-off）PLD設計中，有時跳過這一步。 3.設計編譯（綜合）。設計輸入之後就有一個從高層次系統行為設計向門級邏輯電路設轉化翻譯過程，即把設計輸入的某種或某幾種數據格式(網表)轉化為軟體可識別的某種數據格式(網表)。 4.優化。對於上述綜合生成的網表，根據布爾方程功能等效的原則，用更小更快的綜合結果代替一些復雜的單元，並與指定的庫映射生成新的網表，這是減小電路規模的一條必由之路。 5.布局布線。 6.後模擬（時序模擬）需要利用在布局布線中獲得的精確參數再次驗證電路的時序。（ASCI設計中，這一步驟稱為第二次Sign—off）。 7.生產。布線和後模擬完成之後，就可以開始ASCI或PLD晶元的投產
E. FPGA關於編譯方面的問題
由於演算法是隨機的，因此一般來說，是不確定的。
當然，如果你使用了反標注，或者分區設計之類的用法，只要你的程序不發生改變，那麼它可以保留你上次編譯的結果不變，即使再編譯也不會發生改變。
我指的程序不變，是不要進行任何修改，你說的語句順序調換了，那麼也被認為是程序發生改變，自然編譯結果也可能不同。