分組演算法

⑴ 關於數組分組的方法，求計算方法~~

總思路：乘法原理
分析：給出的數本身不重復，特殊的是最後4個數選2個.
第一行4種可能
第二行4種可能
第三行4種可能
第四行4種可能
第五行：組合4選2=4*3/2=6
總共：4*4*4*4*6=1536

⑵ 組完成指定任務。要求分組時隨機並盡量平均。請寫出分 組演算法以及實現該演算法的MATLAB程序

MATLAB [1] 是美國MathWorks公司出品的商業數學軟體，用於演算法開發、數據可視化、數據分析以及數值計算的高級技術計算語言和互動式環境，主要包括MATLAB和Simulink兩大部分。
MATLAB是matrix&laboratory兩個詞的組合，意為矩陣工廠（矩陣實驗室）。是由美國mathworks公司發布的主要面對科學計算、可視化以及互動式程序設計的高科技計算環境。它將數值分析、矩陣計算、科學數據可視化以及非線性動態系統的建模和模擬等諸多強大功能集成在一個易於使用的視窗環境中，為科學研究、工程設計以及必須進行有效數值計算的眾多科學領域提供了一種全面的解決方案，並在很大程度上擺脫了傳統非互動式程序設計語言（如C、Fortran）的編輯模式，代表了當今國際科學計算軟體的先進水平。
MATLAB和Mathematica、Maple並稱為三大數學軟體。它在數學類科技應用軟體中在數值計算方面首屈一指。MATLAB可以進行矩陣運算、繪制函數和數據、實現演算法、創建用戶界面、連接其他編程語言的程序等，主要應用於工程計算、控制設計、信號處理與通訊、圖像處理、信號檢測、金融建模設計與分析等領域。
MATLAB的基本數據單位是矩陣，它的指令表達式與數學、工程中常用的形式十分相似，故用MATLAB來解算問題要比用C，FORTRAN等語言完成相同的事情簡捷得多，並且MATLAB也吸收了像Maple等軟體的優點，使MATLAB成為一個強大的數學軟體。在新的版本中也加入了對C，FORTRAN，C++，JAVA的支持。

⑶ 分組加密演算法

基於SOC的FPSLIC硬體實現分組加密演算法
1 引言：

美國Atmel公司生產的AT94K系列晶元是以Atmel 0.35 的5層金屬CMOS工藝製造。它基於SRAM的FPGA、高性能准外設的Atmel 8位RISC AVR單片機。另外器件中還包括擴展數據和程序SRAM及器件控制和管理邏輯。圖1-1是Atmel公司的FPSLIC內部結構圖。

圖1-1 FPSLIC內部結構圖

AT94K內嵌AVR內核,Atmel公司的FPSLIC可編程SOC內嵌高性能和低功耗的8位AVR單片機,最多還帶有36KB的SRAM,2個UART、1個雙線串列介面,3個定時/計數器、1個8 8乘法器以及一個實時時鍾。通過採用單周期指令,運算速度高達1MPS/MHz,這樣用戶可以充分優化系統功耗和處理速度。AVR內核基於增強型RISC結構,擁有豐富的指令系統以及32個通用工作寄存器。而且所有通用寄存器都與算術邏輯單元ALU相連;另外,在一個時鍾周期內,執行單條指令時允許存取2個獨立的寄存器,這種結構使得代碼效率更高,並且在相同的時鍾頻率下,可以獲得比傳統的CISC微處理器高10倍的數據吞吐量。AVR從片內SRAM執行程序,由於AVR運行代碼存儲在SRAM中,因此它可以提供比較大的吞吐量,這樣可以使其工作在突發模式上。在這種模式上,AVR大多時間都是處於低功耗待機狀態,並能在很短的時間里進行高性能的處理。微處理器在突發模式運行模式下的平均功耗要比長時間低頻率運行時的功耗低得多。FPSLIC的待機電流小於100 ,典型的工作電流為2-3mA/MHz。在系統上電時,FPGA配置SRAM和AVR程序SRAM都能自動地通過Atmel在系統可編程串列存貯器AT17來裝載。

2 FPSLIC硬體的設計實現：

2.1 硬體實現框圖

圖2-1系統硬體實現框圖

圖2-1是為了實現加密演算法的硬體框圖。計算機通過它的串口和FPSLIC的通信埠UART0相連,用來進行數據的傳送和接收。FPSLIC通過AVR的通信埠等待接收主機傳來的信息,通過內部的下載程序將數據進行處理,最後再傳回到主機上。圖2-1中FPGA是一個計數器,此計數器一上電就從0計數,並用進位輸出信號產生一個AVR中斷,即進位輸出信號RCO連接到AVR的中斷信號INTA0。當AVR接收到由計數器的進位信號產生的中斷時,則執行INTA0的中斷服務程序(ISR)。在此期間
,AVR就給INTA0產生的次數計數,並把它放到8位的AVR-FPGA數據匯流排上,這時就會觸發AVR的寫使能信號(FPGA的aWE信號端)和FPGA的I/O SELECT0信號(FPGA的LOAD信號端),同時從AVR——FPGA數據匯流排上將數據載入計數器。數碼管的各極連接在實驗板上的可編程埠,通過引腳配置用來顯示數據。LED指示燈在AVR I/O輸出的D口,直接將數據通過命令PORTD來顯示。FPGA的時鍾通過GCLK5選自AVR單片機的時鍾。我們以DES數據加密為例,由模擬試驗可以得出DES加密的速率為57.024 kbit/s,它大於串口的最大速率19.2kbit/s,因此可以實時進行數據的加密操作。

一個典型的FPSLIC設計通常應該包括以下幾個步驟：

1. 利用聯合模擬軟體建立一個FPSLIC工程。

2. 預先建立一個AVR軟體模擬程序文件。

3. 預先建立一個FPGA的硬體模擬程序文件。

4. 設置和運行AVR-FPGA介面設計。

5. 運行布局前的聯合模擬Pre-layout Converification（這一步是可選擇的）。

6. 運行Figaro-IDS進行FPGA的布局布線。

7. 運行布局後的聯合模擬Pos-layout Converification（這一步是可選擇的）。

8. 器件編程數據下載與實驗驗證。

我們以DES數據加密為例,(新建的工程名為lab1.apj,AVR模擬程序文件為desjiami.asm,FPGA的硬體模擬程序為Count.vhdl)。

2.2 編譯AVR的模擬程序軟體

(以上程序代碼是整個模擬的程序框架,最主要的是對介面進行初始化和對發送和接收部分進行設置,以便進行串口的通信)

2.3器件編程與試驗驗證

1. 將下載電纜ATDH2225的25針的一端從計算機的並行口接出,令一端10針扁平線插入ATSTK94實驗板的J1插頭上。下載電纜的標有紅色的線和J1插頭的第一腳連接。

2. 因為要和計算機串口進行通信,因此要製作一個串口連接電纜,其九針連接電纜的連接關系如下圖2-2。電纜一端連接在計算機的任意串口上,另一端連接在實驗板上的UART0上。連接電纜只需要連接三根線,UART0的2端連接在FPSLIC的發送端,因此它和計算機的串口2端(接收數據端)相連。UART0的3端連接在FPSLIC的接收端,因此它和計算機的串口2端(發送數據端)相連。

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bsp; 圖2-2 串口通信連接指示圖

3. 選擇4MHz時鍾,即在實驗板上將JP17設置在靠近板子內側位置,而將JP18不連接,也就是將其連接跳線拔掉。

4. 將直流9V電源接頭插入ATSTK94實驗板的電源插座P3上。

5. 將實驗板上的開關SW10調至PROG位置。開關SW10有編程(PROG)和運行(RUN)兩種連接。在編程位置,用戶可以通過下載電纜和下載程序軟體CPS,將System Designer生成的FPSLIC數據流文件給配置存儲器編程。在運行位置,FPSLIC器件將載入數據流文件並運行該設計。

6. 打開電源開關SW14,即將它調整到ON位置。這時候實驗板上電源發光二極體（紅色）發光,表示實驗板上已經上電。這樣,硬體就連接完畢,等待下一步的數據下載。

7. 單擊OK按鈕,即生成數據流文件,它將下載到ATSTK94實驗板的配置存儲器中,這時,Atmel的AT17配置可編程系統(CPS)窗口被打開,如下圖2-3,並自動給器件編程。

圖2-3 FPSLIC控制寄存器設置對話框

在Procesure下拉列表框中選擇/P Partition,Program and Verify from an Atmel File。在Family下拉列表框中選擇AT40K/Cypress,在Device下拉列表框中選擇AT17LV010(A)(1M)。其餘採用系統的默認值。然後點擊Start Proce按鈕,如果電纜等硬體設置正確,那麼程序將下載到實驗板上。

8. 將開關SW10調至RUN位置,打開串口調試程序Accesspot129軟體。對於Accessport129的設置為：串口為COM1(根據用戶選擇的計算機埠來設定),波特率：9600,校驗位：NONE,數據位為8 ,停止位選擇1,串口開關選擇開;

3 試驗結果：

圖3-1中,下面方框中是要輸入的64比特的明文,(程序中輸入的明文為0123456789ABCDEF),當這64個比特的數據全部輸入完畢後,點擊發送按鈕,在軟體上方的數據接收端顯示出經過DES演算法加密後的密文(85E813540F0AB405)。通過硬體實現的的結果和實際
模擬結果是完全一致的。同時通過數碼管也分別顯示出最後的加密數據。至此整個硬體試驗結束。

圖3-1 Accesspot串口調試軟體顯示的結果圖

從上面的串口調試軟體可以看出,DES演算法的模擬是正確的也是可以在實際中應用的。同理,可以通過以上的方法來實現DES解密和AES等其它的分組加解密。

⑷ 統計學中分組數據四分位數的演算法

第三個四分位數等於該樣本中所有數值由小到大排列後第75%的數字.既然個數已經給了,並且利潤是由小到大排好序的了,十分容易的.N=120,Q3=3*（N+1）/4=90.25, 也就是說第三四分位數就是第90.25個,19+30+42=91>90.25,所以說第三四分位數利潤為400-500萬元

⑸ 數據分組演算法設計

一種簡單方法是首先把80個數字從小到大排列，有現成的排列演算法，套用就行了
然後設置一個20次的循環，第一次取數組的1,2,79,80
第二次取3,4,77,78
以此類推
這樣如果80個數字是等差數列，那麼每組數字和值一定相同
不是等差數列，和值也會很類似

⑹ 求數字分組演算法，請使用C或C++語言

我的想法比較簡單。你可以將這個演算法寫成遞歸形式，第一層做組合挑選，共2^n種，第二層2
^n-1種.......。這樣可以挑選所有的組合情況，最後再比較，挑選。程序比較容易實現，但是我擔心效率。
如果需要進行智能處理，最好的方式是在遞歸過程中添加判斷和預測，這樣會提高效率，盡快搜索到好的結論。

⑺ 極端分組法計算公式是什麼

計算公式：先將受測者依照測驗總分的高低次序排列；然後劃出人數相等的高分組和低分組，一般取樣本中處於兩端27%的個案為兩極端組；再分別求出兩組在每一題目上的通過率。如下圖所示：

相關內容

分層抽樣法也叫類型抽樣法。它是從一個可以分成不同子總體（或稱為層）的總體中，按規定的比例從不同層中隨機抽取樣品（個體）的方法。這種方法的優點是，樣本的代表性比較好，抽樣誤差比較小。缺點是抽樣手續較簡單隨機抽樣還要繁雜些。定量調查中的分層抽樣是一種卓越的概率抽樣方式，在調查中經常被使用。

⑻ n個數分組排列的演算法

如果沒有空間復雜度的限制，三層循環加判重就行了，判重可以用哈希，主題代碼類似這樣。。

int ha[ 10101101 ]={0}; //隨便開一個素數大數組，這里數據很小，所以開的也比較小，具體看哈希技術的詳解吧

bool hash(int a , int b ,int c)
{
if(hash[ (a*a+b*b+c*c)% 10101101]!=0) return 0;

hash[ (a*a+b*b+c*c)% 10101101]++;
return 1;
}

for(int i = 1 ; i <= 24 ; i++)
for(int j = 1 ; j <= 24 ；j++)
for(int k = 1 ; k <= 24 ; k++)
if(i!=j && j!=k && i !=k && hash(i,j,k))
cout << i<<" "<<j<<" "<<k;

寫的有點草。。反正大體意思就是用哈希判重就成
那個分組很簡單，程序體里就不顯示了

⑼ 分組密碼的演算法要求

分組密碼演算法實際上就是密鑰控制下，通過某個置換來實現對明文分組的加密變換。為了保證密碼演算法的安全強度，對密碼演算法的要求如下。 加密速度慢，錯誤擴散和傳播。
分組密碼將定長的明文塊轉換成等長的密文，這一過程在秘鑰的控制之下。使用逆向變換和同一密鑰來實現解密。對於當前的許多分組密碼，分組大小是 64 位，但這很可能會增加。
明文消息通常要比特定的分組大小長得多，而且使用不同的技術或操作方式。這樣的方式示例有：電子編碼本（ECB）、密碼分組鏈接（CBC）或密碼反饋（CFB）。ECB 使用同一個密鑰簡單地將每個明文塊一個接一個地進行加密；在 CBC 方式中，每個明文塊在加密前先與前一密文塊進行「異或」運算，從而增加了復雜程度，可以使某些攻擊更難以實施。 「輸出反饋」方式（OFB）類似 CBC 方式，但是進行「異或」的量是獨立生成的。 CBC 受到廣泛使用，例如在 DES（qv）實現中，而且在有關密碼術的技術性方面的相應書籍中深入討論了各種方式。請注意：您自己建立的 密碼系統的普遍弱點就是以簡單的形式來使用某些公開的演算法，而不是以提供了額外保護的特定方式使用。
迭代的分組密碼是那些其加密過程有多次循環的密碼，因此提高了安全性。在每個循環中，可以通過使用特殊的函數從初始秘鑰派生出的子密鑰來應用適當的變換。該附加的計算需求必然會影響可以管理加密的速度，因此在安全性需要和執行速度之間存在著一種平衡。天下沒有免費的午餐，密碼術也是如此；與其它地方一樣，應用適當方法的技巧中有一部分是源於對需要進行的權衡以及它們與需求平衡的關系如何的理解。
分組密碼包括DES、IDEA、SAFER、Blowfish和 Skipjack — 最後一個是「美國國家安全局（US National Security Agency，NSA）」限制器晶元中使用的演算法。