乙太網協議棧源碼

A. 誰能提供一份fpga控制乙太網ip核進行tcp/ip協議通信的verilog軟體代碼感激不盡~

FPGA不能直接進行TCP/IP通信的，需要外接帶TCP/IP協跡備議棧的如尺MAC+PHY，這樣FPGA上的代碼比較簡單。推薦使用W5300這個晶元，我有姿橡毀FPGA控制的verilog源代碼，具體聯系[email protected]

B. 什麼叫協議棧！拿什麼寫呀！

協議棧是指網路中各層絕備協議的總和，其形象的反映了一個網路中文件傳輸的過程：由上層協議並備毀到底層協議，再由底層協議到上層協議。使用最廣泛的是英特網協議棧，由上到下的協議分別是：應用層（http，telnet，dns，email等），運輸滾兆層（tcp，udp），網路層（ip），鏈路層（wi-fi，乙太網，令牌環，fddi等），物理層。

C. 51單片機接入乙太網的幾種方案

1、MAC+PHY方案

所謂的TCP/IP協議棧是一系列網路協議的統稱，不僅包括我們熟知的TCP協議和IP協議。

還有網路層的ICMP（Internet控制報文）協議、IGMP（Internet組管理）協議、ARP（地址解析）協議，傳輸層的UDP（用戶數據包）協議，應用層的HTTP（超文本傳輸）協議、DNS（域名解析）協議、FTP（文件傳送）協議、SMTP（簡單郵件管理）協議等等。

傳統的乙太網接入方案由MCU+MAC+PHY再加入網路介面實現乙太網的物理連接，通過在主控晶元中植入TCP/IP協議代碼實現通信及上層應用。

應用這種軟體TCP/IP協議棧方式實現的比較成熟方案有ENC28J60，CS8900A，DM9000，當然也有像STM32F107這類（內部自帶MAC）+PHY等方案。

2、硬體協議棧晶元方案

由MCU+硬體協議棧晶元（內含MAC和PHY）直接加網路介面，便可方便的實現單片機聯網，所有的處理TCP/IP協議的工作都是通過這位MCU的「小秘書」——硬體協議棧晶元來完成。

乙太網晶元的內核由傳輸層的TCP、UDP、ICMP、IGMP等協議、網路層的IP、ARP、PPPoE等協議以及鏈路層的MAC構成，再加上物理層的PHY和外圍的寄存器、內存、SPI介面組成了這一整套硬體化的乙太網解決方案。

這套硬體TCP/IP協議棧代替了以往的MCU來處理這些中斷請求，即MCU只需要處理面向用戶的應用層數據即可，傳輸層、網路層、鏈路層及物理層全部由外圍WIZnet的晶元完成。

這套方案從硬體開銷和軟體開發兩個方面來簡化前面所述的五層網路模型，簡化產品開發方案。這樣一來，工程師們就不必再面對繁瑣的通信協議代碼，只需要了解簡單的寄存器功能以及Socket編程便能完成產品開發工作的的網路功能開發部分。

(3)乙太網協議棧源碼擴展閱讀

乙太網協議：

一個標準的乙太網物理傳輸幀由七部分組成。

PR SD DA SA TYPE DATA FCS

同步位 分隔位 目的地址 源地址 類型欄位 數據段 幀校驗序列 7 1 6 6 2 46～1500 4

除了數據段的長度不定外，其他部分的長度固定不變。數據段為46～1500位元組。乙太網規定整個傳輸包的最大長度不能超過1514位元組（14位元組為DA、SA、TYPE），最小不能小於60位元組。

除去DA、SA、TYPE14位元組，還必須傳輸46位元組的數據，當數據段的數據不足46位元組時需填充，填充字元的個數不包括在長度欄位里；超過1500位元組時，需拆成多個幀傳送。

事實上，發送數據時，PR、SD、FCS及填充欄位這幾個數據段由乙太網控制器自動產生；而接收數據時，PR、SD被跳過，控制器一旦檢測到有效的前序欄位（即PR、SD），就認為接收數據開始。

D. 如何學習zynq乙太網控制器及協議棧

第 9 章 ZedBoard 入門
前面大家已經對 ZYNQ 架構以及相應的開發工具有一定的認識，接下來我們將帶領大家來一起 體驗 ZYNQ，體驗軟硬體協同設計的魅力。由於時間的關系，下面的一些實驗（本章及後續章節的實驗） 可能有不完善的地方，歡迎讀者向我們反饋。 9.1 跑馬燈 本實驗將指導大家使用 Vivado 集成設計環境創建本書的第一個 Zynq 設計。這里，我們使用跑馬燈 這個入門實驗來向大家介紹 Vivado IDE 的 IP Integrator 環境，並在 Zedboard 上實現這個簡單的 Zynq 嵌 入式系統。之後，我們將會使用 SDK 創建一個簡單的軟體應用程序，並下載到 Zynq 的 ARM 處理器中， 對在 PL 端實現的硬體進行控制。本實驗分為三個小節來向大家進行介紹： ? 第一節我們將使用 Vivado IDE 創建一個工程。 ? 在第一節的基礎上，第二節我們將繼續構建一個 Zynq 嵌入式處理系統，並將完成後的硬體導入 到 SDK 中進行軟體設計。 ? 最後一節我們將使用 SDK 編寫 ARM 測試應用程序， 並下載到 ZedBoard 上進行調試。 實驗環境：Windows 7 x64 操作系統， Vivado2013.4，SDK 2013.4

9.1.1 Vivado 工程創建
1) 雙擊桌面 Vivado 快捷方式 ，或者瀏覽 Start > All Programes > Xilinx Design Tools > Vivado

2013.4 > Vivado 2013.4 來啟動 Vivado. 2) 當 Vivado 啟動後，可以看到圖 9-1 的 Getting Started 頁面。

圖 9- 1 Vivado 開始界面

3) 選擇 Create New Project 選項，圖 9-2 所示的 New Project 向導將會打開，點擊 Next。

圖 9- 2 New Project 對話框 4) 在 Project Name 對話框中，輸入 first_zynq_design 作為 Project name, 選擇 C:/XUP/Zed 作為 Project location，確保 Create project subdirectory 被勾選上，如圖 9-3，點擊 Next。

圖 9- 3 Project Name 對話框 5) 在 Project Type 對話框中，選擇 RTL Project，確保 Do not specify sources at this time 選項沒有 被勾選，如圖 9-4，點擊 Next。

圖 9- 4 Project Type 對話框 6) 在 Add Source 對話框中， 選擇 Verilog 作為目標語言，如果你對 VHDL 熟悉的話， 你也可以 選擇 VHDL，如果這里你忘記了選擇，在工程創建完成後，也可以在工程設置中選擇你熟悉的 HDL 語言。如果你已經有了源文件，在這里就可以選擇 Add file 或者 Add directory 進行添加， 由於我們沒有任何的源文件， 所以這里我們直接點擊 Next 即可，如圖 9-5。

圖 9- 5 添加源文件 7) 在 Add Existing IP 對話框中，點擊 Next。 8) 在 Add Constraints 對話框中，點擊 Next。 9) 在 Default Part 對話框中，在 Specify 框中選擇 Boards 選項，在下面的 Board 列表中選擇 ZedBoard Zynq Evaluation and Development Kit，點擊 Next，如圖 9-6。

圖 9- 6 晶元選擇 10) 在 New Project Summary 對話框中，點解 Finish 完成工程創建，至此，我們已經使用 Vivado 創建了一個 Zynq 設計的工程框架，圖 9-7 為 Vivado 的工程界面，在第四章我們已經對該界面 進行過介紹，如果還不熟悉的讀者再回到前面復習一下。下面我將使用 Flow Navigator 的 IP Integrator 功能完成第二節的嵌入式系統設計。

圖 9- 7 Vivado 工程界面

9.1.2 在 Vivado 中創建 Zynq 嵌入式系統 這一節我們將創建一個簡單的 Zynq 嵌入式系統，該系統使用 Zynq PL 部分實現一個通用 I/O 控制 器 (GPIO)，控制器同 ZedBoard 上的 8 個 LED 相連接，並且通過 AXI 匯流排連接到 PS 端，這樣我們就可 以通過將要在第三小節中實現的 ARM 應用程序來對 LED 進行控制。系統結構圖如圖 9-8 所示。

E. fpga乙太網口通信程序有哪些

您好，FPGA乙太網口通信程序包括：1.乙太網協議棧：它是一種用於在網路上傳輸數據的協議，用於實現網路設備之間的通信；2.乙太網硬體：它是一種用於在網路上傳敗敬態輸數據的硬體，用於實現網路設備之間的物理連接；3.乙太網控制器：它是一種用於控制網路設備之間的通信的控制器，用於實現網路設備之間的通信；4.乙太網稿芹路由器：它是一種用於在網路上傳輸數據的路由器，用於實現網路設備之間的路由；5.乙太網交換機：它察源是一種用於在網路上傳輸數據的交換機，用於實現網路設備之間的交換；6.乙太網網關：它是一種用於在網路上傳輸數據的網關，用於實現網路設備之間的網關；7.乙太網網路介面卡：它是一種用於在網路上傳輸數據的網路介面卡，用於實現網路設備之間的網路介面。