四位全加器電路的設計編譯

⑴ 使用一個4位二進制全加器，設計將8421碼轉換成餘三碼的電路，畫出設計的電路圖（用的是74283）

A1、A2、A3、A4接輸入A、B、C、D，B3、B2、CI接地歲液，B1、B0接高電平，輸出CO懸空，S3、S2、S1、S0就是輸出Y3、Y2、Y1、Y0。就可以將輸入的四位BCD碼轉化成餘三碼。

根據餘3碼的定義可知，餘3碼是由8421碼加3後形成的代碼。所以用4位二進制並行加法器實現8421碼到餘3碼的轉換，只需從4位二進制並行加法器的輸入端絕雀悔A4、A3、A2和A1輸入8421碼；

從輸入端B4、B3、B2和B1輸入二進制數0011，進位輸入端C0接上「0」，便可從輸出端F4、F3、F2和F1得到與輸並正入8421碼對應的餘3碼。

(1)四位全加器電路的設計編譯擴展閱讀：

規律：個位上的數字的次數是0，十位上的數字的次數是1，......，依次遞增，而十分位的數字的次數是-1，百分位上數字的次數是-2，......，依次遞減。

二進位計數制的四則運算規則十分簡單。而且四則運算最後都可歸結為加法運算和移位，這樣，電子計算機中的運算器線路也變得十分簡單了。不僅如此，線路簡化了，速度也就可以提高。這也是十進位計數制所不能相比的。

⑵ 求四位全加器原理！

加法器是數字系統中的基本邏輯器件。例如：為了節省資源，減法器和硬體乘法器都可由加法器來構成。但寬位加法器的設計是很耗費資源的，因此在實際的設計和相關源敬系統的開發中需要注意資禪租源的利用率和進位速度等兩方面的問題。多位加法器的構成有兩種方式：並行進位和串列進位方式。並行進位加法器設有並行進位產生邏輯，運算速度快；串列進位方式是將全加器級聯構成多位加法器。通常，並行加法器比串列級聯加法器佔用更多的資源，並且隨著位數的增加，相同位數的並行加法器比串列加法器的資源佔用差距也會越來越大。
全加器可對兩個多位二進制數進行加法運算，同時產生進位。當兩個雹襲慎二進制數相加時，較高高位相加時必須加入較低位的進位項（Ci），以得到輸出為和（S）和進位（C0）

⑶ 設計一個4位二進制全加器有幾個輸入信號和幾個輸出信號

輸入端察啟口有4位被加數、4位加數、1位低位的進位共9位輸入信號線；輸出埠有4位和、1位向高位的進衡衫位共5位輸出信敗攔如號線。

⑷ 兩個4位二進制全加器串聯怎麼編程實現

把多個一位全加器級聯後就可以閉液做成轎轎物多位全加器。復

依次將低位全加器的「進位輸出端」接到高位全加器的「進位輸入端」就可以。最終的結果是由最高位全加器的「進位輸出端」和每一位全加器的「本位和輸出端」組成，從高位到低位依次讀出。比方說四位二進制加法器，結果就是五位數。

全加器是用門電路實現兩個二進制數相加並求出和的組合線制路，稱為一位全加器。一位全加器可以處理低位進位，並輸出本位帆鄭加法進位。

⑸ 如何用ＶＨＤＬ語言設計四位全加器

VHDL語言設計四位全加器：
library IEEE;
use IEEE.Std_logic_1164.ALL;
entity pro1 is
port(A1,B1,G1BAR,A0,B0,G0BAR:in std_logic;
Y20,Y21,Y22,Y23,Y10,Y11,Y12,Y13:out std_logic);
end pro1;

architecture pro1_arch of pro1 is
begin
Y10<='0' when(B0='0') and ((A0='0') and (G0BAR='0')) else '1';
Y11<='0' when(B0='0') and ((A0='1') and (G0BAR='0')) else '1';
Y12<='0' when(B0='1') and ((A0='0') and (G0BAR='0')) else '1';
Y13<='0' when(B0='1') and ((A0='1') and (G0BAR='0')) else '1';
Y20<='0' when(B1='0') and ((A1='0') and (G1BAR='0')) else '1';
Y21<='0' when(B1='0') and ((A1='1') and (G1BAR='0')) else '1';
Y22<='0' when(B1='1') and ((A1='0') and (G1BAR='0')) else '1';
Y23<='0' when(B1='1') and ((A1='1') and (G1BAR='0')) else '1';
end pro1_arch;

能實現四位二進制數全加的數字電路模塊，稱之為四位全加器。
http://ke..com/link?url=GaCnz6D-_GQfu1rs_YfE_cZKiwRMcRtEpeLDS2Nn-0UlA39xIq_E2Vw8ttNptjB-kaKIblYblcLCXucw3cbaIK

⑹ 求用兩片74ls138設計一個四位全加器的電路圖謝謝

如果是設計四位加法器還可以，但已經很麻煩了。可是設計全加器是不能的，因全加器有5個變數，解碼器要有32個輸出端，而兩片74LS138卻只有16個輸派碧辯出端，怎麼做?那需要4片，那電路可麻煩死了，也沒有意義畫這么復雜的電路了。
可現在的問題是，兩片74LS138是做不來的，這是誰塵缺出慧派的鬼題?