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fpga如何獲取編譯時間
發布時間：2023-06-15 16:04:19① 誰能縮短大容量FPGA的編譯時間
1）加大內存，最少大於8G，最好16G以上
2）換新的多核CPU微機
3）工程加約束，約束越清晰，軟體編譯的目的性越明確，時間越快。另外就是約束不能太過，比如100MHz的工作頻率，約束到150MHz，這樣會增加編譯綜合的難度。
② ISE編譯一個FPGA工程，place amp;route 這一步特別慢怎麼辦
是否資源用得比較滿？如果這樣的話則必然慢。加快速度可以通過換好的主機以及增加主機的內存來實現。
③ 求教FPGA編譯中的問題
應該跟時序約束相關，看看原來的工程裡面的.sdc文件是否拿過來了。（Assignments--Settings--TimeQuestTimngAnalyzer）
④ FPGA關於編譯方面的問題
由於演算法是隨機的，因此一般來說，是不確定的。
當然，如果你使用了反標注，或者分區設計之類的用法，只要你的程序不發生改變，那麼它可以保留你上次編譯的結果不變，即使再編譯也不會發生改變。
我指的程序不變，是不要進行任何修改，你說的語句順序調換了，那麼也被認為是程序發生改變，自然編譯結果也可能不同。
⑤ FPGA的#1單位時間要怎麼算
格式：`timescale<時間單位>/<時間精度>
時間單位參量是用來定義模塊中模擬時間和延遲時間的基準單位的。時間精度參量是用來聲明該模塊的模擬時間的精確程度的，該參量被用來對延遲時間值進行取整操作（模擬前）。因此該參量又可以被稱為取整精度。
編譯器一旦遇到某個編譯指令，則該指令將在整個編譯過程中有效，直到編譯器遇到另一個相同的編譯指令為止。比如在每個mole文件前加上`timescale編譯指令，就可以保證該文件中的延時信息受其自身文件中的`timescale編譯指令指導，否則在編譯過程中，該模塊將沿用上一個`timescale的值，或者使用預設值。
例： `timescale 1ns/100ps
Assign #1.16 A_xor_wire = eq0 ^eq1;
如果採用`timescale 1ns/100ps編譯指令，由於延時單位是1ns，最小時間精度為100ps，即0.1ns，根據四捨五入規則，1.16ns實際對應1.2ns延時；如果採用`timescale 1ns/10ps編譯指令，由於延時單位是1ns，最小時間精度是10ps，即0.01ns，則1.16ns實際對應1.16ns延時。
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