⑴ vcs 為什麼增量編譯總是有問題
不妨想想是小的細節問題。應該是安裝的軟體將音效卡的「線路輸入」功能打開了，而卸載也不能恢復。控制面板里打開聲音選項的錄音設備，將線路輸入的鉤去掉。一般只保留麥克既可以了。
⑵ vcs是什麼
病毒構造集
VCS（Virus Construction Set），病毒構造集，於1991年3月發布，這一工具出現在了公告版系統社區，它為有抱負的病毒編寫者提供了一個簡單的工具包，用於創建他們自己定製的惡意代碼。編譯型Verilog模擬器
VCS是編譯型Verilog模擬器，它完全支持OVI標準的Verilog HDL語言、PLI和SDF。VCS具有目前行業中最高的模擬性能，其出色的內存管理能力足以支持千萬門級的ASIC設計，而其模擬精度也完全滿足深亞微米ASIC Sign-Off的要求。 VCS結合了節拍式演算法和事件驅動演算法，具有高性能、大規模和高精度的特點，適用於從行為級、RTL到Sign-Off等各個階段。VCS已經將CoverMeter中所有的覆蓋率測試功能集成，並提供VeraLite、CycleC等智能驗證方法。VCS和Scirocco也支持混合語言模擬。VCS和Scirocco都集成了Virsim圖形用戶界面，它提供了對模擬結果的交互和後處理分析。 手機中設置的「待辦事項」屬於.vcs格式。 VCS：罪惡都市物語(17張) （Grand Theft Auto:Vice City Stories） 游戲名稱 Grand Theft Auto : Vice City Stories（俠盜獵車手：罪惡都市物語） 游戲簡稱 GTA：VCS 製作廠商 Rockstar Leeds 代理發行 Rockstar Games 游戲人數 1人 游戲平台 Psp Ps2 發行日期 2006年11月03日 這次《俠盜獵車手：罪惡都市物語》雖然與 PS2 版的《俠盜獵車手：罪惡都市》(Grand Theft Auto: Vice City)幾乎同名，但其實故事內容是全新製作，背景設定於 1984年的罪惡都市，在這個光鮮麗亮的大都會里，潛藏著許多不堪的犯罪事件，這個城市恍如罪惡之都，充斥著販毒與暴力事件。 玩家將扮演主角 Vic Vance ，Vic 是名勇猛的鬥士，為了家人、國家和他自己而戰，在一個錯誤決定下，Vic 接下一項艱難的工作，而在這個充滿著誘惑與貪婪的城市中，究竟 Vic 該如何自處？他該融入其中還是冒著橫死街頭的風險？玩家必須得做出自己的抉擇。 《俠盜獵車手：罪惡都市物語》畫面較之前作《俠盜獵車手：自由城故事》有了一定的提升，游戲的光影效果更加出色，人物更加真實，而且在同屏幕顯示人物上也有了一定提升。游戲的禎數一直保持在40FPS左右，這點還是非常不錯的，可見廠商的製作誠意。超過90首80年代的經典歌曲將會在游戲中以背景音樂的形式出現，超經典系統「黑人電台」也將收錄本作，配合著那充滿hip-hop風格音樂展現給大家的將會是一款全新的《俠盜獵車手：罪惡都市物語》。 PSP版《俠盜獵車手：罪惡都市》將會採用全新的故事主線，任務和游戲方式，並且保留很多系列的經典的設定，而非單純的移植游戲，游戲中可以讓玩家體驗到前所未有的視覺享受，而且游戲中的主角將可以游泳。游戲里的場景比前作《俠盜獵車手：自由城故事》要足足大上兩倍，超過100種的交通工具可供玩家選用，其中更包括直升飛機和摩托車。而且本作將會增加PS2版《俠盜獵車手：罪惡都市》所沒有的新任務，任務，歌曲，交通工具等。游戲中的人物也將重新製作，就是算你玩過PS2版《俠盜獵車手：罪惡都市》也能在PSP版里找到全新的樂趣。 （可用PS2模擬器在PC上玩）
⑶ VCS編譯ISE的庫進行FPGA設計的模擬時出錯
ISE自帶的IP核生成的BLOCK RAM是不能被VCS編譯的，最好用Memory Compiler重新生成RAM
⑷ VCS -simprofile
編譯選項 -simprofile
模擬選項 -simprofile time+mem
如果PLI/DPI/DirectC 這一項占的比例較大，而且是DPI中的uvm_re_match占的時間較多，
可以在編譯選項中 加上 +define+UVM_REGEX_NO_DPI 可以大大降低這個部分的時間消耗。
⑸ VCS編譯命令
等license
使能verilog2000的標准
統一所有的timescale
-f採用絕對路徑；-F與-f類似，也可以採用絕對路徑，同時也支持相對路徑，但不允許嵌套使用。
VCS用-F解析filelist時，不允許文件嵌套使用，不支持`include 「xxx.v」這種寫法，改為-f便ok了。
`include "xxx.sv"
要用+incdir把xxx.sv的路徑指明。
編譯完成後，自動執行當前編譯生成的可執行文件
初始化RTL中所有mem的所有bit初始值
初始化RTL中所有reg的所有bit初始值
-的一般是編譯時用的，編譯工具自帶的。
+的是插件，環境，驗證語言，等等加的，可擴展的，自定義的。
+libext+.v
-y XXX/memory/all/work/verilog 定義verilog的庫
-f rtl_top.f
-f env.f
testbench的頂層mole名字是top， 收集top下的例化的rtl頂層模塊的下面所有層的覆蓋率
如果用到了dw的東西
一般加上選項
-y $DC_HOME/dw/sim_ver +incdir+$DC_HOME/dw/sim_ver +libext+.v
⑹ vcs生成覆蓋率時，條件編譯的頂層會被當做不同的項目，合並覆蓋率時會出錯，怎麼解決
要生成覆蓋率報告，要在編譯和模擬的時候，加入一個選項。 -cm line | fsm | tgl | cond , 指定生成針對什麼條件的覆蓋率報告。如下的makefile，就生成上述四個的覆蓋率報告。注意，編譯和模擬，都要加上-cm這個選項。執行 make vcs ， make sim後，會生成simv.vdb文件夾，該文件夾下包含了覆蓋率的內容，但是我們需要將內容生成報告，這樣，才方便我們查看。生成報告，使用的是 urg命令，該命令也是屬於vcs工具裡面的-dir： 指定 .vdb文件夾的位置report： 指定生成報告的格式，報告格式有兩種，一種網頁格式，一種text格式。這里，both代表生成兩種。執行 make urg後，就會生成both文件夾。 這文件夾下的文件，就是覆蓋率報告了。打開dashboard.html。可以看到整體的一些信息。但是我們關心的是設計的，而不是testbench的。點擊hierarchy，得到層次。點擊u1，也就是設計的頂層。可以看到關於該頂層的信息。因為在頂層，都是調用各個子模塊（這里是調用 band_generaterx_tx, uart_txd模塊），所以沒有line的覆蓋率統計，但是有TOGGLE的覆蓋率統計，也就是信號的翻轉。從上面可以看出，對於rst_n信號，沒有從1->0的翻轉，而這個信號是testbench中傳遞的，因此看出，在testbench設計，對於rst_n信號產生，有bug。點擊左下角的uart_txd_1，查看該模塊的信息。 對於該設計，因為有具體的實現，所以可以看到有line的覆蓋率，toggle的覆蓋率，FSM的覆蓋率。對於line覆蓋率，從報告看出，總共有42行，覆蓋到了41行。通過查看代碼，可以知道是哪一行沒有被執行到。對於toggle覆蓋率。從報告看出，只有rst_n有問題，而這問題是testbench的的bug造成的。對於FSM的檢查。從報告看出，每個狀態都有被覆蓋到。但是從有些狀態跳轉到另外的狀態，沒有被覆蓋到。因此造成FSM的覆蓋率不高。通過查看覆蓋率報告，可以查找到設計的缺陷，從而進行修正。
⑺ 如何用vcs編譯verilog+vhdl
可以使用VCSMX，專門用於verilog和vhdl混合模擬的