㈠ Xilinx ISE 編譯時,place & route 很慢.
個人看法，有兩種可能：
1. 你的工程佔用資源較多，隨著資源的消耗，如果工程很大，ISE需要反復將之前布線好的部分進行優化，以騰出空間給後面的邏輯，所以越到後來布通所花費的時間就越長；
2. 你的約束中有較為苛刻或是不合理的時序約束，ISE需要花大量的優化計算去滿足你的約束。
歡迎討論。
㈡ 我用xilinx ise到Implement的map這一步出現了一下16個錯誤，求解決辦法（字數限制，無辦法粘貼所有錯誤）
用 synplify綜合就好了，Xilinx自己的編譯器做的太差了
㈢ xilinx ise 編譯的過程支持多線程么
是下載線是USB的還是並口的？ 若是USB的，如果開發板和下載線都沒問題，下載配置也沒問題，則可能是USB驅動的問題，如果剛裝過其他版本的ISE則可能導致上述問題，最簡單的方法就是卸載後重裝ISE。 還有可能是開發板上的跳線沒搞對，下載模式的問題
㈣ 使用Xilinx的spartan6，遇到一個很奇怪的問題
應該是初始化的問題吧，前仿和後仿時，很多邏輯的輸入都需要確定狀態，但是前級如果狀態不定，就會導致邏輯功能不能正常，但是實際電路實際都會有初始狀態，所以可能會出現模擬不能出正常結果，但是program到晶元卻正常運行的現象
建議加上同步全局復位，模擬的時候先來個幾十個時鍾周期的全局復位，把所有狀態都確定，然後再開始run電路功能
㈤ xilinx交叉編譯環境有什麼用
不能解析XML數據,可能是早期版本ISE做的
㈥ 請教如何編譯Xilinx的關於VCS的庫
將Modelsim根目錄下的modelsim.ini的屬性由只讀改為可寫。 新建一個文件夾，比如library（為敘述方便，把它放在modelsim的根目錄下）。D:/modelsim/library. 啟動Modelsim,選擇[File]/[chang Directory],選擇D:/modelsim/library. 選擇[File]/[N...