RS編解碼器模擬

❶ 信源編碼和信道編碼的作用是什麼

1、信源編碼

（1）作用之一是，即通常所說的數據壓縮；

（2）作用之二是將信源的模擬信號轉化成數字信號，以實現模擬信號的數字化傳輸。

2、信道編碼

（1）數字信號在傳輸中往往由於各種原因，使得在傳送的數據流中產生誤碼，從而使接收端產生圖象跳躍、不連續、出現馬賽克等現象。所以通過信道編碼這一環節，對數碼流進行相應的處理，

使系統具有一定的糾錯能力和抗干擾能力，可極大地避免碼流傳送中誤碼的發生。誤碼的處理技術有糾錯、交織、線性內插等。

（2）糾錯編碼

數字電視中常用的糾錯編碼，通常採用兩次附加糾錯碼的前向糾錯（FEC）編碼。RS編碼屬於第一個FEC，188位元組後附加16位元組RS碼，構成（204，188）RS碼，這也可以稱為外編碼。

第二個附加糾錯碼的FEC一般採用卷積編碼，又稱為內編碼。外編碼和內編碼結合一起，稱之為級聯編碼。級聯編碼後得到的數據流再按規定的調制方式對載頻進行調制。

糾錯碼的各種類型

1、RS編碼

RS碼即里德－所羅門碼，它是能夠糾正多個錯誤的糾錯碼，RS碼為（204，188，t=8），其中t是可抗長度位元組數，對應的188符號，監督段為16位元組（開銷位元組段）。

實際中實施（255，239，t=8）的RS編碼，即在204位元組（包括同步位元組）前添加51個全「0」位元組，產生RS碼後丟棄前面51個空位元組，形成截短的（204，188）RS碼。RS的編碼效率是：188/204。

2、卷積碼

卷積碼非常適用於糾正隨機錯誤，但是，解碼演算法本身的特性卻是：如果在解碼過程中發生錯誤，解碼器可能會導致突發性錯誤。為此在卷積碼的上部採用RS碼塊，RS碼適用於檢測和校正那些由解碼器產生的突發性錯誤。所以卷積碼和RS碼結合在一起可以起到相互補償的作用。

❷ 如何使用matlab通訊工具箱的函數實現RS編譯碼

rsenc RS編碼器

rsdecof 將RS編碼的ASCII文件解碼

rsencof 對一個ASCII文件進行RS編碼

主要使用這幾個函數，你仔細看看
祝你愉快，滿意請採納。

❸ 基於圖結構應用《編碼，解碼器》的設計與實現 這個畢業設計應該從什麼思路下手啊～～計算機專高手請指點

兄弟你這個論文有點難度了。不是隨便拉拉就行了。得找專業書籍慢慢找和高人指導了。
我查到點不指導有沒有用。
Turbo卷積碼(TCC)是3G無線系統中所採用的前向錯誤校正（FEC）機制的整體部分。然而，Turbo解碼器所帶來的計算負擔非常重，並不太適合採用傳統DSP或RISC處理器實現。由於現場可編程邏輯陣列（FPGA）內在的並行結構，FPGA為解決3G基站收發器中所需要的符號速率FEC和其它計算密集的任務提供了一個高性能信號處理平台基礎。

Turbo 編碼

級聯碼方案（Concatenated coding schemes）是為了通過結合兩個或更多相對簡單的分量或構造模塊碼來獲得較高的編碼增益。Turbo碼認為是對級聯碼結構的一種改進，其中採用迭代演算法對相關的碼序列進行解碼。Turbo碼是通過將兩個或更多分量碼應用到同一數據序列的不同交織版本上構成的。對於任何傳統單分量編碼，解碼器的最後一級生成的都是硬判決解碼數據位。為了使象Turbo碼這樣的級聯碼方案工作得更好，解碼演算法不應被限制為只能在解碼器間傳遞硬判決。為最好地利用每個解碼器獲得的信息，解碼演算法必須可以實現軟判決交換，而不是採用硬判決。對於採用兩個分量碼的系統，解碼的概念是指將來自一個解碼器的軟判決輸入到另一個解碼器的輸入，並將此過程重復幾次以獲得更好的判決，如圖1所示 。

3GPP Turbo 編碼器

圖2為3GPP編碼器。

輸入數據流輸入到RSC1，它為每個輸入比特生成一個對等比特（Parity Bit）。輸入數據還經過交織後由RSC2處理生成第二個對等比特流。
3GPP標準定義，輸入塊的長度在40至5114 位之間。編碼器生成一個速率為1/3的包括原始輸入位和兩個對等位的系統碼。通過打孔方法可以獲得1/2編碼速度的編碼。遞歸系統編碼器的實現比較直接，然而交織器則不那麼簡單，要比標準的卷積或塊交織器復雜。

一旦將輸入數據塊長度K 提供給編碼器以後，編碼器將計算交織矩陣行數R和列數 C，並創建相應的交織數據結構。R 和 C 是數據塊長度K的函數。在輸入符號被載入到交織矩陣以後，那麼將根據一定的順序進行行間交換和列間交換。交換模式是根據塊長度K選擇的（即依賴於K）。行和列交換完成後，通過逐列讀出交織矩陣數據就可以得到最終的交織序列。在數據讀出時需要進行刪減操作，以保證在輸出中只有正確的輸入符號，請注意，交織陣列包含的數據位通常比K個原始輸入符號要多 ，因為R C>K。然後，新的序列經過RSC2編碼生成第二個對等位流。
實現交織器的一種方法是在存儲器中存儲完整的交換序列。即，一旦K 給定，即調用一個初始化常式（運行在處理器上的軟體常式或利用FPGA中的功能單元）生成相應的交換序列，然後將這一信息存儲在存儲器中。然而，這一方法需要大量的存儲器。利用Virtex -E FPGA 技術提供的 4096位每塊的片上存儲器，將需要[5114 13/4096]=17個存儲器塊。

在我們的方法中，採用一個預處理引擎生成一個序列值（存儲），這一序列值被存儲起來，交織器地址發生器將使用這些序列值。這一硬體單元採用幾個小型數據結構（素數表）來計算所需要的序列。這一準備過程需要的時鍾周期數與信息塊的長度成比例。例如，對於K=40的塊需要280時鍾周期，而對於最大塊長度K=5114，則需要 5290個時鍾周期。該過程只需要在塊長度變化時進行。地址發生器利用這些更為緊湊的數據結構來實時生成交織地址。

3GPP Turbo 解碼器

解碼器包括兩個MAP（最大後驗概率）解碼器和幾個交織器。Turbo演算法的優良的性能源於可以在兩個MAP解碼器間共享可靠性信息（extrinsic data，外數據，或稱先驗數據）。

在我們的設計中，MAP解碼器採用的是Bahl， Cocke， Jelinek 和 Rajiv (BCJR) 演算法。BCJR演算法計算每個符號的最大後驗對數似然率，並且是一種真正的軟判決演算法。考慮到數據是以塊的形式傳輸的，因此可以在時間維中前向或反向搜索一個符號序列。對於任一序列，其出現概率都是單獨符號出現概率的乘積。由於問題是線性的，因此序列概述可以利用概率的對數和來代替。

為了與一般文獻中的習慣一致，我們將解碼迭代的前向和反向狀態概率分別利用 和 來表示。通常，BCJR演算法要求在接收到整個信息後才開始解碼。對於實時應用，這一限制可能太嚴格了。例如，3GPP Turbo解碼器將需要大量存儲器存儲一個5114符號信息塊的完全狀態結構（state trellis）。對於單片FPGA設計來說，這需要的存儲資源太多了。與維特比（Vitebi）演算法類似，我們可以先從全零向量 O和數據{yk}（k 從 n 到 n-L） 開始反向迭代。L次反向迭代可獲得非常好的 n-L近似值。只要L選擇合適，最終的狀態標志（state metric）就是正確的。可以利用這一性質在信息結束前就開始進行有效的位解碼。

L 被稱為收斂長度。其典型值大約是解碼器約束長度的數倍（通常為5至10倍），並隨著信噪比的降低而增加。

通常，Turbo解碼演算法將計算所有的 （對整塊信息），將這些數值存儲起來，然後在反向迭代中與反向狀態概率一起用來計算新的外信息（extrinsic information，或稱先驗信息）。我們的設計中採用了窗口化方法。

解碼過程以一個前向迭代開始，計算包含L 個接收符號的塊i的 值。同時，對未來（i+1）塊進行一個反向迭代（標號 ）。對塊i+1的反向迭代結束時，就獲得了開始對塊i 進行反向迭代所需要的正確的 初始向量。 與此同時對數似然函數（Lall）也在進行。 每一 和 處理過程都需要8個max* 操作 - 每個針對狀態結構（tellis）中的8個結點之一。最終的對數似然計算需要14個並行max* 運算符。為了提供可接受的解碼速率，在設計中採用了38個max* 功能單元。

從 C描述到FPGA設計

FPGA Turbo 編碼解碼器設計是利用基於C的設計和驗證方法進行的，如圖3所示。

演算法開發階段採用具有定點C類型的Art Library 來對定點計算的位真（bit-true）效應進行准確建模。在這一階段考察了幾種可能演算法的定點性能。一旦選定正確的量化演算法，就可利用A|rtDesignerPro創建一個專用DSP架構。A|rtDesignerPro的一個最強大的功能之一是可以插入和利用專用的數據通道核心（稱為專用單元，ASU）。利用這些ASU加速器核心可以使我們處理Turbo解碼器演算法內在的計算復雜性。

A|rtDesignerPro可自動完成寄存器分配、調度和控制器生成。在Turbo編碼解碼器設計中， A|rtDesignerr的自動循環合並可獲得最佳的；任務調度，MAP解碼步驟的內部循環都只有一個周期長。

A|rtDesignerPro生成的最終結果是可綜合的寄存器級（RT-level） VHDL或Verilog 描述。基於C的工具流支持FPGA專用功能。例如，可利用BlockRAM自動構造RAM，而寄存器文件也可利用分布式存儲器而不是觸發器來實現 。

最後，邏輯綜合和Xilinx實施工具套件將RTL HDL 轉換為 FPGA 配置位流。

FPGA Turbo 編碼解碼器實現

A|rtDesigner創建的Turbo編碼器和解碼器核心硬體結構包含許多專用ASU加速器。其中最重要的一個加速器完成max* 操作。max* 運算符根據下式計算兩個冪值a 和 b：

max* (a,b)=ln(expc(a)+expc(b))。

如 圖4所示， max* 運算是通過選擇（a,b）最大值，並應用一個存儲在查找表（LUT）中的校正因子近似進行的。這一近似演算法非常適合利用Xilinx FPGA 實現，其中LUT是其最終基本構造單元。

結果

Turbo解碼演算法硬體字長的選擇極大地影響總體性能。利用C-to-FPGA設計流程，這一定點分析是完全在C環境中完成的。結果示於圖 5。

上圖顯示出了我們的浮點Turbo解碼器演算法和對應的定點演算法之間的性能差別。模擬是在5114塊長度、5次解碼迭代和AWGN信道模型情況下進行的。結果清晰明顯出性能的損失是非常小的。

我們的Turbo解碼器的定點性能做為解碼器迭代次數的函數 ，對於1.5 dB SNR，位錯率為10-6。

解碼器功能的實現非常具有挑戰性，我們同時針對Virtex-E和 Virtex-II 器件進行了適配。Virtex-II 器件實施是採用運行在1.85 speedfile資料庫上的Xilinx 4.1i 實施工具集完成的。利用XC2V1000BG575-5 FPGA實現的最終設計，達到了66 MHz 的時鍾性能，消耗了3,060個邏輯片 和 16個塊RAM。對於從40至 5114符號長度的塊，採用5次解碼迭代循環的情況下，解碼器達到了2 至6.5 百萬符號每秒（Msym/s）的吞吐量。編碼器佔用了903個邏輯片、3個塊RAM並支持83 MHz時鍾頻率。對於從40至5114位的塊長度，速率可達到9 至20 Msym/s。

能用上就好了，用不上別怪我。對不起哈~祝福你~

❹ rs編碼中c(x)有什麼特點

rs編碼中c(x)有什麼特點？

RS碼是一類糾錯能力很強的多進制BCH碼[1]，其糾錯能力和編碼效率在線性分組碼中是最高的。RS碼特別適合用於多進制調制的場合[2]，同樣適用於在衰落信道中糾正突發性錯碼[3]。與此同時，RS碼能用來構造其他碼類，如級聯碼。由於其具有以上優良性能，目前已被廣泛應用在各種通信系統和計算機存儲系統中。
1 RS碼的編解碼原理及數學模型構建
RS碼是一種特殊的多進制BCH碼。設p為素數，q=pm，那麼由伽羅華域GF（q）產生的碼就稱作q進制碼。二進制BCH碼的碼長為n=2m-1，若要糾正t個錯碼，則需要2t個監督碼元。同理在q進制碼中，碼長為n=qs-1，若要糾正t個錯碼，則需要2st個監督碼元，當s=1時的q元BCH碼稱為RS碼，屬於非二元BCH碼。
1.1 RS碼的編碼
RS碼是循環碼的一種，因此其編碼方式與一般循環碼的編碼方式一致。
一個（n，k）RS碼的生成多項式g（x）為：
g（x）=（x-α）（x-α2）…（x-a2t）=（x-αi）
其中αi是伽羅華域GF（2m）={0，α0，α1，…，α2m-2}中的一個元素，t為RS碼能夠糾正的錯碼個數。
信息多項式m（x）為：
m（x）=mk-1xk-1+mk-2xk-2+…+m1x1+m0
用m（x）除以g（x），所得余式為校驗多項式h（x），將h（x）置於m（x）之後，即生成了RS碼。
編碼後的碼字多項式c（x）為：
c（x）=xn-km（x）+h（x）=xn-km（x）+[xn-km（x）]modg（x）
1.2 RS碼的解碼
RS碼是一種非二元循環碼，它不再具備特徵為2的域運算等性質[4]，本文RS碼解碼演算法基於PGZ解碼演算法，主要分為以下4步：
1.2.1 計算伴隨式sk
RS碼的伴隨式是接收碼字r（x）除以生成式g（x）所得的余式。對於RS碼共有2t個伴隨式。
假設r（x）=r0+r1x+…+rnxn-1

❺ AVR單片機GCC編譯問題，D:\prj\mcu\Debug\default/../LCD1602.c:59: multiple definition of `LCD_Init'

兩個建議：

1、主函數部分要放到最後，就是把函數聲明和預定義放到頭文件下面，所有子函數和主函數之前；
如您在這樣就要把 下面部分放到最後，LCD_Send（）定義之後

int main()
{
LCD_Init();
while(1)
{}
}
2、「unsigned int LCD_Read(void);*/ " 這句有問題，後面多了個*/

希望能幫到您。

❻ 關於RS碼的英文論文，急啊

摘要：提出了基於歐氏演算法和頻譜分析相結合的RS碼硬體編解碼方法；利用FPGA晶元實現了GF（2 8）上最高速率為50Mbps、最大延時為640ns的流式解碼方案，滿足了高速率的RS編解碼需求。
關鍵詞：RS碼 FPGA 伴隨式 關鍵方程 IDFT

差錯控制編碼技術對改善誤碼率、提高通信的可靠性具重要作用。RS碼既可以糾正隨機錯誤，又可以糾正突發錯誤，具有很強的糾錯能力，在通信系統中應用廣泛。由於RS碼的解碼復雜度高，數字運算量大，常見的硬體及軟體解碼方案大多不能滿足高速率的傳輸需求，一般適用於10Mbps以下。本文提出的歐氏演算法和頻譜結構分析相結合的RS硬體解碼方案，適用於FPGA單片實現，速率高、延遲小、通用性強、使用靈活。筆者在FPGA晶元上實現了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時為640ns，參數可以根據需要靈活設置。

1 RS碼的結構

碼字長度為N=q-1(q=2i)，生成多項式為，αi∈GF(q)的RS碼有最小碼距δ=2t+1，能夠糾正t個隨機或突發錯誤[1]。本文列舉的方案測試中採用的RS碼主要參數為N=255、m0=0、t=8，其中GF（2 8）的生成多項式為g（x）=x8+x4+x3+x2+1。由於RS碼的編碼邏輯結構比較簡單，文中僅給出模擬結果。

2 RS碼的解碼演算法

RS解碼演算法一般分為三步：伴隨式計算、關鍵方程獲得和錯誤圖樣的求解。其中關鍵方程的獲得是RS解碼中最困難、最為關鍵的一步。

在利用伴隨式求解關鍵方程時，BM演算法和Euclidean（歐氏）演算法是兩種較好的選擇。BM演算法涉及大量的變數存儲和復雜的邏輯控制，適用於軟體編程而不適合硬體實現。歐氏演算法數據存儲量少、控制便捷，適合硬體實現。且採用歐氏演算法確定關鍵方程所需時間與錯誤個數成正比，因此從處理時間上考慮，歐氏演算法也是較好的選擇。

在獲得關鍵方程後，採用時域處理方法，需要大量的運算單元和控制電路，在硬體實現中是不可取的。而採用頻譜結構分析方法，利用最短線性移位寄存器綜合及離散傅氏逆變換進行處理，邏輯簡單、耗時少，適合硬體實現。雖然在傅氏變換時需要較多的邏輯單元，但對GF（2n）在n<10的情況下，變換域解碼器要比時域解碼器簡單得多。因而本文提出歐氏演算法和頻譜結構分析相結合的方案，並在實踐中獲得了較好的效果。

Euclidean演算法[3]步驟如下：

（2）按所列方法進行迭代

3 方案流程

方案流程框圖如圖1所示。

3.1 伴隨式S0,S1,…，S2t-1的計算

令r1,r2，…，rn為接收到的RS碼字，根據系統碼監督矩陣的特性，可構造如圖2所示伴隨式計算電路Si=（（（r1αi+r2）αi+r3）αi…+rn，從而實際伴隨式序列的計算。

3.2 利用伴隨式確定關鍵方式

Euclidean演算法的難點主工在於迭代計算過程中存在的被除數多項式和除數多項式長度的不確定性，使每次計算中產生的商序列的長度不等，以及因此可能涉及到的不定長多項式的相乘和相加問題，增加了硬體設計的難度。系統採用了嵌套雙循環的方法，利用'時鍾產生2'控制外循，'時鍾產生1'控制內循環，從而優化了演算法，得到了問題的解決方案。在獲得伴隨式的基礎上，圖3電路可具體完成Euclidean演算法對關鍵方程的求解σ（x）=σtxt+σt-1xt-1+…+σ1x+1。

3.3 利用最短線性移位寄存器綜合和離散傅氏變換獲取錯誤圖樣

在得到關鍵方程後，首先應進行錯誤位置（關鍵方程的根）的確定，這樣可減小電路的規模；利用錢搜索[1]（工程上求解σ（x）根的實用方法）的方法可以簡捷的確定錯誤位置。然後，啟動最短線性移位寄存器綜合和離散傅氏逆變換，經過N次（運算所在域的長度）迭代，即可求得對應各個錯誤位置的錯誤圖樣，如圖4所示。用錯誤圖樣對接收碼字進行糾錯，就可得到正確的信息序列。

3.4 RS編解碼在FPGA上的實現

有限域的乘法、加法運算單元和各模塊的控制邏輯設計是系統成功的關鍵。涉及有限域的各個運算單元的運算速度制約了解碼器的速度，而控制邏輯引導了解碼的流程。硬體電路的軟體開發工具給設計復雜電路提供了簡捷思路。系統採用了QUARTUS與第三方軟體相結合的方法，用VHDL語言設計了大部分功能模塊。特別是在乘法器設計中，乘數確定、被乘數不定的有限域乘法器，經邏輯綜合和優化設計後，運算速度可分別在6.8ns和11.6ns內完成，完全可以滿足系統符號速率50Mbps的要求。應該指出，系統速度的進一步提高受到求逆運算的限制，求逆運算沒有明確的數學結構（通常採用查表的方法），這是制約運算速度的瓶頸。但針對流式解碼演算法，上述結構已能滿足要求。

4 模擬結果

4.1 編碼器的模擬

模擬的時鍾頻率為50MHz，在EN為高電平時輸入信息有效。為簡單起見，採用系統碼的縮短型，即信息為（00，00，…，00，02，01，02）.編碼器的模擬結果如圖5所示。其中，IN為輸入信息，CLK為系統時鍾，C為編碼輸出（輸入和輸出均為16進制）。

4.2 解碼器的模擬

首先，給出系統的模擬全貌，如圖6所示。其中C為接收到的RS碼，SP為伴隨式S15,shang為運用歐氏演算法得到的商序列，SeryDA為S序列，anssd和ERTD分別對應碼字可能存在的第四個錯誤位置和錯誤值，模擬中的接收碼在位置（105，106，107，108，109，110，111，112）上錯誤均為（01）HEX。

伴隨式的計算結果：S15，S14，…，S1，S0為（FD，8D），CE，4A，51，B2，A1，CA，C4，0D，73，56，A6，F5，01），圖6和圖7中的sp即為S15。

這里重點給出利用伴隨式計算關鍵方程的電路模擬結果，如圖7所示。當輸入伴隨式結果以後，運算電路啟動，在計算商序列的同時進行聯接多項式的迭代運算。歐氏演算法的商序列shang為：（FF，58），（37，92），（50，45），（E9，C7），（F4，B9），（5D，33），（87，8F）。當滿足終止條件以後顯示標志QQC，同時，給出關鍵方程系數如圖7中（AI，AH，AG，AF，AE，AD，AC，AB，AA）即（00，19，2E，EC，A8，AD，41，E6，95），對應有限域上的表達式為：

δ（x）=α193x7+α130x6+α122x5+α144x4+α252x3+α191x2+α160x+α184;有解為（α105，α106，α107，α108，α109，α110，α111），與假定錯誤位置完全一致。然後求解S序列，同時針對各錯誤位置進行IDFT，就可以得到對應的錯誤值。圖6中anssd和ERTD表示位置108上存在的錯誤為（01）HEX。

圖5 編碼器模擬結果

系統模擬表明，解碼器獲得的錯誤位置和錯誤圖案與實際假設的錯誤位置（105，106，107，108，109，110，111）和錯誤值（01）HEX完全一致。

基於APEX架構的可編程單晶元RS編解碼硬體解決方案在中國普天集團西安藍牙通訊設備有限公司的二次群無線擴頻通信機的改造項目中得到了應用。它可用於離散解碼、流式解碼，在添加一級緩存的基礎上，同樣適用於連續解碼。

Abstract : Euclidean algorithm based on the combination of spectral analysis and RS hardware encryption; FPGA chip by GF (2 8), maximum rate of 50Mbps. 640ns delay the flow of the biggest decoding program to meet the demand for high-speed RS encryption. Keywords : RS-key equations with FPGA technology to improve IDFT error control coding error rate. improve communications with the reliability of an important role. RS random error correcting codes can also be corrected burst error correction capability is strong, widely used in communication systems. As RS decoder complexity, the number of large amount of computation. Most common hardware and software decoding program can not meet demand for high-speed transmission. Following are generally applicable to 10 Mbps. Euclidean algorithm and the proposed combination of spectral analysis RS hardware decoding program FPGA chip to achieve that rate, small delay, a strong and flexible. I realized in FPGA GF (2 8) symbols, the flow rate of 50Mbps decoding program maximum delay of 640ns, parameters can be set up based on the need for flexibility. 1 RS code word length of the structure N=q-1 (q=2i) for generating polynomial. α i ∈ GF (q) from the RS code with the smallest δ =2t+1. t random or unexpected error correction [1]. This paper listed in the test parameters for the RS code N=255, m0=0, pH7.5. which GF (2 8) for generating polynomial g (x) =x8+x4+x3+x2+1. As RS encoder logic structure is relatively simple, text only give the simulation results. 2 RS RS code decoding algorithm generally consists of three steps : With computers, The key equation solving and design errors. RS decoding is the key equation is the most difficult and most crucial step. With the use of key-solving equations, BM algorithm and Euclidean (Euclidean) algorithm is two better choices. BM algorithm involves a large number of variables to store and complex control logic applies to software programming without appropriate hardware. Euclidean algorithm for data storage less control convenient and suitable hardware. Also use the Euclidean algorithm to determine the key equation is proportional to the number of errors and the time required, from time to consider. Euclidean algorithm is a good choice. Access to the key equation, using time-domain approach requires a large amount of computational moles and control circuit the hardware is not desirable. Using spectrum analysis method, the shortest inverse linear shift register integrated and discrete Fourier transform, simple logic and less time suitable hardware. While the Fourier transform need more logic unit, but GF (2n) n <10 in the circumstances, Domain encoder decoder is much simpler than the time domain. Euclidean algorithm, and therefore this paper combine spectrum analysis program, and to gain better results in practice. Euclidean algorithm [3] The following steps : (2) 3 iterative methods listed in the program flow program flow chart shown in Figure 1. With 3.1 - S0, S1,…, S2t-1 calculated so r1, r2,…, rnΔyn to receive the RS code word, Under supervision of the character matrix code system. Construction can be calculated as shown in figure 2 with Si= circuit (((r1 - i+r2) - i+r3) - i… +rn. With so that the actual sequence of calculations. With 32,000 officially confirmed the key ways to use the Euclidean algorithm for the main difficulty lies in the iterative process of calculation and arithmetic polynomial length polynomial dividend, the uncertainty Thus, each calculation of the length of the serial range and thus may be involved in the multiplication of polynomials and the sum of variable length. increase the difficulty of hardware design. Two of the nesting cycle system using the method of 'Clock 2' control through. 'Clock 1' inner loop control, optimize the algorithm, a solution to the problem. The ceremony was accompanied by the foundation, Figure 3 circuit can be completed Euclidean algorithm specific key equations of σ (x) = σ txt+ σ t-1xt-1+… + σ 1x+1. 330 linear shift register using the shortest access to integrated and discrete Fourier transform has been key in the wrong design equation, First, should the wrong location (the root of the key equation) determined that this will rece the size of circuits; use the money to search [1] (works for σ (x) root practical method), a simple method to determine the wrong location. Then, shortest start inverse linear shift register integrated and discrete Fourier transform, through N (computational domain where the length) iteration. be all wrong location corresponding to the wrong design, as shown in figure 4. Drawing on the takeover code used for correcting mistakes. can get the correct message sequence. RS 3.4 encryption in the FPGA to achieve limited domain multiplication, Adder moles and the molar design of the control logic systems is the key to success. Operation of the various moles involved in the limited domain of the decoder speed computational speed constraints, and control logic guiding the decoding process. Hardware complexity of circuit design software development tools to provide a simple idea. QUARTUS system with a combination of third-party software. VHDL design of most functional moles. especially in the multiplier, multiplier determined. multiplicand volatile finite field multiplier, logic synthesis and optimization design, 11.6ns 6.8ns and the computational speed can be completed. Symbol rate of 50Mbps system can meet the requirements. It should be noted that further improve the system by inverse calculation speed restrictions no clear inverse calculation of the mathematical structure (look-up table method is usually used). This is a bottleneck restricting the operation speed. However, in view of flow algorithm. the structure can meet the above requirements. 4 simulation results of the simulation 4.1 encoder clock frequency of 50MHz. EN input to the generator when the information effectively. for the sake of simplicity, the use of the shortened code systems, information (00, 00…, 00,02,01,02). The simulation results shown in Figure 5 encoder. Among them, IN to input information, for the system clock CLK, C coding output (both input and output, 16-ary). Simulation 4.2 Decoder First, The simulation gives the whole picture, as illustrated in figure 6. C for receipt of the RS code, as with SP-S15. shang Euclidean algorithm for the use of the serial, SeryDA S Series, anssd ERTD corresponding code and the fourth may be wrong position and erroneous values Simulation code in the receiving position (105,106,107,108,109,110,111. 112) were wrong (01) HEX. With results like : S15, S14,…, S1. S0 (FD,8D) CE,4A,51, B2, A1, CA, C4,0D,73,56, A6, F5,01) Figure 6 and Figure 7 sp namely the S15. With the focus here is calculated by using the key to the equation circuit simulation results shown in figure 7. When the input syndrome result, the circuit operation in the calculation of serial link at the same time polynomial iteration. Euclidean algorithm serial shang : (FF,58), (37,92), (50,45). (E9, C7), (F4, B9), (5D,33), (87,8F). When shown signs QQC meet after the termination conditions, while the key equation coefficients is given in Figure 7 (AI AH AG. AF, AE, AD, AC, AB, AA) : (00,19,2E, EC, A8, AD,41, E6,95) limited domain corresponding to the formula : δ (x) = α - 122x5+ 130x6+ 193x7+ α - α 191x2+ 252x3+ 144x4+ α - α 184; 160x+ Solution (α 105, - 106, - 107, - 108, - 109, - 110, - 111). exactly the same position with the wrong assumptions. And then the S Series, IDFT against the wrong location, it could be the wrong response value. 6 anssd ERTD plan and said there is the wrong position for the 108 (01) HEX. Figure 5 encoder System Simulation results show that Decoder the wrong place and wrong patterns and the actual position of the erroneous assumption (105,106,107. 108,109,110,111) and the wrong values (01) HEX totally consistent. RS APEX structure based on a programmable chip encryption hardware solutions in China Putian Group Limited, the second group Xi'an Bluetooth wireless communication equipment spread spectrum communication mechanism has been applied to the reconstruction project. It can be used for discrete decoding, streaming decoding, in addition to the basic level cache, the same applies to successive decoding.