Ⅰ 怎樣在quartus中，同一工程下，編譯幾個不同的模塊，以便以後隨時作為庫調用
把所有模塊加入到同一工程下 再把所編譯的模塊設為頂層文件 再進行編譯
Ⅱ 你好，在QUARTUS II 里怎樣把多個編譯文件連在一起呢，請指教！
利用元件例化，最好把各個模塊放在同一工程里（也可以不放在同一工程里，要調用比較麻煩），頂層文件給你個例子：LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; --使用庫和程序包
ENTITY FREQTEST IS --定義FREQTEST實體
PORT(CLK :IN STD_LOGIC;
FSIN :IN STD_LOGIC;
DOUT :OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
END FREQTEST;
ARCHITECTURE struc OF FREQTEST IS
COMPONENT TESTCTL --調用元件TESTCTL
PORT(CLK:IN STD_LOGIC;
TSTEN : OUT STD_LOGIC;
CLR_CNT :OUT STD_LOGIC;
Load :OUT STD_LOGIC );
END COMPONENT TESTCTL;
COMPONENT CNT10 --調用元件CNT10
PORT(CLK : IN STD_LOGIC;
CLR: IN STD_LOGIC;
ENA : IN STD_LOGIC;
CQ :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CARRY_OUT :OUT STD_LOGIC);
END COMPONENT CNT10;
COMPONENT REG16B --調用元件16位鎖存器
PORT( Load : IN STD_LOGIC;
din : IN STD_LOGIC_VECTOR(15 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
END COMPONENT;
SIGNAL Load1,TSTEN1, CLR_CNT1 : STD_LOGIC; --定義內部信號
SIGNAL DTO1 : STD_LOGIC_VECTOR(15 DOWNTO 0);
SIGNAL CARRY_OUT1 :STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
U1 : TESTCTL PORT MAP(CLK=>CLK, TSTEN=>TSTEN1,CLR_CNT=>CLR_CNT1, Load=>Load1);--例化語句，將節點進行電氣連接
U2 : REG16B PORT MAP(Load=>Load1, DIN=>DTO1,DOUT=>DOUT);
U3 : CNT10 PORT MAP(CLK=>FSIN,CLR=>CLR_CNT1,ENA=>TSTEN1,CQ=>DTO1(3 DOWNTO 0),CARRY_OUT=>CARRY_OUT1(0)); --將計數器節點進行電氣連接
U4 : CNT10 PORT MAP(CLK=>CARRY_OUT1(0),CLR=>CLR_CNT1,
ENA=>TSTEN1,CQ=>DTO1(7DOWNTO 4),
CARRY_OUT=>CARRY_OUT1(1));
U5 : CNT10 PORT MAP(CLK=>CARRY_OUT1(1),CLR=>CLR_CNT1,
ENA=>TSTEN1, CQ=>DTO1(11 DOWNTO 8),
CARRY_OUT=>CARRY_OUT1(2));
U6 : CNT10 PORT MAP(CLK=>CARRY_OUT1(2),CLR=>CLR_CNT1,
ENA=>TSTEN1, CQ=>DTO1(15 DOWNTO 12),
CARRY_OUT=>CARRY_OUT1(3));
END struc;
Ⅲ 如何用Quartus II對用Verilog HDL語言編寫的源碼進行模擬
要使用QuartusII 進行模擬，首先進行代碼編譯。
代碼輸入完成後，點擊start compilation按鈕開始編譯，編譯完畢後，點擊新建按鈕，新建一個WaveForm文件。
然後打開Node Finder，將Pin選擇為 All，然後點擊 find 按鈕，將會將你的代碼中的所有輸入輸出管腳都顯示出來，用滑鼠選擇所有管腳，拖動到WaveForm文件的波形顯示框中，每個管腳的狀態就都出來了，在你想要輸入的管腳上設置高低電平，完畢後，點擊 Start Simulation 按鈕開始模擬，結束後輸出管腳會顯示結果。
Ⅳ quartus ii 9.1中，怎麼設置單獨對某個文件進行編譯
1.如果只是想檢測語法錯誤，編輯框晌攜左陪冊邊的工具按鈕中有一個叫analog
current
file的按鈕，用於檢測當前打開的文件語法錯誤
2.建議你一個文件一個文件的完成，quartus每次綜合都是將所有的蘆謹宏源文件都編譯一次，不管是否調用過
Ⅳ 在Quartus2下編譯程序的具體操作步驟是什麼，求各位懂的大神們指導一下
1.建立工程file -> new project wizard
2.建立文件file -> new -> verilog hdl或者vhdl，對想要編譯文件，在project navigator中選擇set as top-level entity，然後選擇start analysis & synthesis(兩個小箭頭的圖標)
3.建立模擬文件 file -> new -> vector waveform file ，添加要模擬的變數,保存（一定要手動保存），然後在主界面的Assignments -> settings 中的simulator settings中選擇 simulation mode為Functional(一般默認為timing,一定要改掉)，simulator input中先把剛剛建立好的模擬文件.vwf
4.模擬步驟：主界面Processing -> generate functional simulation netlist，然後點擊start simulation（藍色箭頭圖標）