⑴ 濡備綍浣跨敤quartus ii緇煎悎
QuartusII 鏄疉ltera鍏鍙稿紑鍙戠殑鍔熻兘鏈寮哄ぇ鐨凱LD緙栬瘧宸ュ叿錛屽叏闈㈠彇浠MAX錛婸LUS
浣跨敤姝ラわ細
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(2) Fitter 鍣ㄤ歡璧勬簮鍒╃敤鎯呭喌錛屽紩鑴氬垎閰嶆儏鍐電瓑
(3) Assembler 榪炵嚎鍚勫厓浠
(4) Timing Analyzer 鏃墮棿鍒嗘瀽
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錛3錛夎繛綰
⑵ 你好，在QUARTUS II 里怎樣把多個編譯文件連在一起呢，請指教！
利用元件例化，最好把各個模塊放在同一工程里（也可以不放在同一工程里，要調用比較麻煩），頂層文件給你個例子：LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; --使用庫和程序包
ENTITY FREQTEST IS --定義FREQTEST實體
PORT(CLK :IN STD_LOGIC;
FSIN :IN STD_LOGIC;
DOUT :OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
END FREQTEST;
ARCHITECTURE struc OF FREQTEST IS
COMPONENT TESTCTL --調用元件TESTCTL
PORT(CLK:IN STD_LOGIC;
TSTEN : OUT STD_LOGIC;
CLR_CNT :OUT STD_LOGIC;
Load :OUT STD_LOGIC );
END COMPONENT TESTCTL;
COMPONENT CNT10 --調用元件CNT10
PORT(CLK : IN STD_LOGIC;
CLR: IN STD_LOGIC;
ENA : IN STD_LOGIC;
CQ :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CARRY_OUT :OUT STD_LOGIC);
END COMPONENT CNT10;
COMPONENT REG16B --調用元件16位鎖存器
PORT( Load : IN STD_LOGIC;
din : IN STD_LOGIC_VECTOR(15 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
END COMPONENT;
SIGNAL Load1,TSTEN1, CLR_CNT1 : STD_LOGIC; --定義內部信號
SIGNAL DTO1 : STD_LOGIC_VECTOR(15 DOWNTO 0);
SIGNAL CARRY_OUT1 :STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
U1 : TESTCTL PORT MAP(CLK=>CLK, TSTEN=>TSTEN1,CLR_CNT=>CLR_CNT1, Load=>Load1);--例化語句，將節點進行電氣連接
U2 : REG16B PORT MAP(Load=>Load1, DIN=>DTO1,DOUT=>DOUT);
U3 : CNT10 PORT MAP(CLK=>FSIN,CLR=>CLR_CNT1,ENA=>TSTEN1,CQ=>DTO1(3 DOWNTO 0),CARRY_OUT=>CARRY_OUT1(0)); --將計數器節點進行電氣連接
U4 : CNT10 PORT MAP(CLK=>CARRY_OUT1(0),CLR=>CLR_CNT1,
ENA=>TSTEN1,CQ=>DTO1(7DOWNTO 4),
CARRY_OUT=>CARRY_OUT1(1));
U5 : CNT10 PORT MAP(CLK=>CARRY_OUT1(1),CLR=>CLR_CNT1,
ENA=>TSTEN1, CQ=>DTO1(11 DOWNTO 8),
CARRY_OUT=>CARRY_OUT1(2));
U6 : CNT10 PORT MAP(CLK=>CARRY_OUT1(2),CLR=>CLR_CNT1,
ENA=>TSTEN1, CQ=>DTO1(15 DOWNTO 12),
CARRY_OUT=>CARRY_OUT1(3));
END struc;
⑶ quartus ii中怎麼編譯vhdl語言的程序
首先建立一個工程項目，在這個項目中建立VHDL源代碼文件，頂層文件名與項目名相同（但後綴不同）。然後在菜單中選定編譯就行了。
⑷ Quartus II中的完全編譯包括幾個環節每個環節分別完成什麼功能
直接全編譯(Ctrl + L)就知道有哪些環節了
分析和綜合:這里主要是檢查每個源文件的語法錯誤,生成門級代碼,模塊之間的錯誤可能檢查不出來;
布局和布線:針對不同的器件進行優化,布局布線,這是關鍵步驟
匯編:產生編程文件,簡單的fpga工程就完了
完整的步驟還有時序約束,約束完再編譯,查看時序分析是否滿足條件,再修改,這是一個反復的過程,如果要用第三方的工具進行模擬還需要單獨生成對應的時序網表,包括一下模擬模型,延時輸出文件等
⑸ 在Quartus2下編譯程序的具體操作步驟是什麼，求各位懂的大神們指導一下
1.建立工程file -> new project wizard
2.建立文件file -> new -> verilog hdl或者vhdl，對想要編譯文件，在project navigator中選擇set as top-level entity，然後選擇start analysis & synthesis(兩個小箭頭的圖標)
3.建立模擬文件 file -> new -> vector waveform file ，添加要模擬的變數,保存（一定要手動保存），然後在主界面的Assignments -> settings 中的simulator settings中選擇 simulation mode為Functional(一般默認為timing,一定要改掉)，simulator input中先把剛剛建立好的模擬文件.vwf
4.模擬步驟：主界面Processing -> generate functional simulation netlist，然後點擊start simulation（藍色箭頭圖標）
⑹ 璋佽兘鍛婅瘔鎴戱紝Quartus II9.0 鎬庝箞緙栬瘧錛屾庝箞搴旂敤
鑿滃崟鏍忔槸鏈変釜涓夎掔﹀彿灝辨槸鍏ㄧ紪璇
⑺ quartus ii 9.1中，怎麼設置單獨對某個文件進行編譯
1.如果只是想檢測語法錯誤，編輯框左邊的工具按鈕中有一個叫analog current file的按鈕，用於檢測當前打開的文件語法錯誤
2.建議你一個文件一個文件的完成，quartus每次綜合都是將所有的源文件都編譯一次，不管是否調用過