㈠ 基於圖結構應用《編碼，解碼器》的設計與實現 這個畢業設計應該從什麼思路下手啊～～計算機專高手請指點
兄弟你這個論文有點難度了。不是隨便拉拉就行了。得找專業書籍慢慢找和高人指導了。
我查到點不指導有沒有用。
Turbo卷積碼(TCC)是3G無線系統中所採用的前向錯誤校正（FEC）機制的整體部分。然而，Turbo解碼器所帶來的計算負擔非常重，並不太適合採用傳統DSP或RISC處理器實現。由於現場可編程邏輯陣列（FPGA）內在的並行結構，FPGA為解決3G基站收發器中所需要的符號速率FEC和其它計算密集的任務提供了一個高性能信號處理平台基礎。
Turbo 編碼
級聯碼方案（Concatenated coding schemes）是為了通過結合兩個或更多相對簡單的分量或構造模塊碼來獲得較高的編碼增益。Turbo碼認為是對級聯碼結構的一種改進，其中採用迭代演算法對相關的碼序列進行解碼。Turbo碼是通過將兩個或更多分量碼應用到同一數據序列的不同交織版本上構成的。對於任何傳統單分量編碼，解碼器的最後一級生成的都是硬判決解碼數據位。為了使象Turbo碼這樣的級聯碼方案工作得更好，解碼演算法不應被限制為只能在解碼器間傳遞硬判決。為最好地利用每個解碼器獲得的信息，解碼演算法必須可以實現軟判決交換，而不是採用硬判決。對於採用兩個分量碼的系統，解碼的概念是指將來自一個解碼器的軟判決輸入到另一個解碼器的輸入，並將此過程重復幾次以獲得更好的判決，如圖1所示 。
3GPP Turbo 編碼器
圖2為3GPP編碼器。
輸入數據流輸入到RSC1，它為每個輸入比特生成一個對等比特（Parity Bit）。輸入數據還經過交織後由RSC2處理生成第二個對等比特流。
3GPP標準定義，輸入塊的長度在40至5114 位之間。編碼器生成一個速率為1/3的包括原始輸入位和兩個對等位的系統碼。通過打孔方法可以獲得1/2編碼速度的編碼。遞歸系統編碼器的實現比較直接，然而交織器則不那麼簡單，要比標準的卷積或塊交織器復雜。
一旦將輸入數據塊長度K 提供給編碼器以後，編碼器將計算交織矩陣行數R和列數 C，並創建相應的交織數據結構。R 和 C 是數據塊長度K的函數。在輸入符號被載入到交織矩陣以後，那麼將根據一定的順序進行行間交換和列間交換。交換模式是根據塊長度K選擇的（即依賴於K）。行和列交換完成後，通過逐列讀出交織矩陣數據就可以得到最終的交織序列。在數據讀出時需要進行刪減操作，以保證在輸出中只有正確的輸入符號，請注意，交織陣列包含的數據位通常比K個原始輸入符號要多 ，因為R C>K。然後，新的序列經過RSC2編碼生成第二個對等位流。
實現交織器的一種方法是在存儲器中存儲完整的交換序列。即，一旦K 給定，即調用一個初始化常式（運行在處理器上的軟體常式或利用FPGA中的功能單元）生成相應的交換序列，然後將這一信息存儲在存儲器中。然而，這一方法需要大量的存儲器。利用Virtex -E FPGA 技術提供的 4096位每塊的片上存儲器，將需要[5114 13/4096]=17個存儲器塊。
在我們的方法中，採用一個預處理引擎生成一個序列值（存儲），這一序列值被存儲起來，交織器地址發生器將使用這些序列值。這一硬體單元採用幾個小型數據結構（素數表）來計算所需要的序列。這一準備過程需要的時鍾周期數與信息塊的長度成比例。例如，對於K=40的塊需要280時鍾周期，而對於最大塊長度K=5114，則需要 5290個時鍾周期。該過程只需要在塊長度變化時進行。地址發生器利用這些更為緊湊的數據結構來實時生成交織地址。
3GPP Turbo 解碼器
解碼器包括兩個MAP（最大後驗概率）解碼器和幾個交織器。Turbo演算法的優良的性能源於可以在兩個MAP解碼器間共享可靠性信息（extrinsic data，外數據，或稱先驗數據）。
在我們的設計中，MAP解碼器採用的是Bahl， Cocke， Jelinek 和 Rajiv (BCJR) 演算法。BCJR演算法計算每個符號的最大後驗對數似然率，並且是一種真正的軟判決演算法。考慮到數據是以塊的形式傳輸的，因此可以在時間維中前向或反向搜索一個符號序列。對於任一序列，其出現概率都是單獨符號出現概率的乘積。由於問題是線性的，因此序列概述可以利用概率的對數和來代替。
為了與一般文獻中的習慣一致，我們將解碼迭代的前向和反向狀態概率分別利用 和 來表示。通常，BCJR演算法要求在接收到整個信息後才開始解碼。對於實時應用，這一限制可能太嚴格了。例如，3GPP Turbo解碼器將需要大量存儲器存儲一個5114符號信息塊的完全狀態結構（state trellis）。對於單片FPGA設計來說，這需要的存儲資源太多了。與維特比（Vitebi）演算法類似，我們可以先從全零向量 O和數據{yk}（k 從 n 到 n-L） 開始反向迭代。L次反向迭代可獲得非常好的 n-L近似值。只要L選擇合適，最終的狀態標志（state metric）就是正確的。可以利用這一性質在信息結束前就開始進行有效的位解碼。
L 被稱為收斂長度。其典型值大約是解碼器約束長度的數倍（通常為5至10倍），並隨著信噪比的降低而增加。
通常，Turbo解碼演算法將計算所有的 （對整塊信息），將這些數值存儲起來，然後在反向迭代中與反向狀態概率一起用來計算新的外信息（extrinsic information，或稱先驗信息）。我們的設計中採用了窗口化方法。
解碼過程以一個前向迭代開始，計算包含L 個接收符號的塊i的 值。同時，對未來（i+1）塊進行一個反向迭代（標號 ）。對塊i+1的反向迭代結束時，就獲得了開始對塊i 進行反向迭代所需要的正確的 初始向量。 與此同時對數似然函數（Lall）也在進行。 每一 和 處理過程都需要8個max* 操作 - 每個針對狀態結構（tellis）中的8個結點之一。最終的對數似然計算需要14個並行max* 運算符。為了提供可接受的解碼速率，在設計中採用了38個max* 功能單元。
從 C描述到FPGA設計
FPGA Turbo 編碼解碼器設計是利用基於C的設計和驗證方法進行的，如圖3所示。
演算法開發階段採用具有定點C類型的Art Library 來對定點計算的位真（bit-true）效應進行准確建模。在這一階段考察了幾種可能演算法的定點性能。一旦選定正確的量化演算法，就可利用A|rtDesignerPro創建一個專用DSP架構。A|rtDesignerPro的一個最強大的功能之一是可以插入和利用專用的數據通道核心（稱為專用單元，ASU）。利用這些ASU加速器核心可以使我們處理Turbo解碼器演算法內在的計算復雜性。
A|rtDesignerPro可自動完成寄存器分配、調度和控制器生成。在Turbo編碼解碼器設計中， A|rtDesignerr的自動循環合並可獲得最佳的；任務調度，MAP解碼步驟的內部循環都只有一個周期長。
A|rtDesignerPro生成的最終結果是可綜合的寄存器級（RT-level） VHDL或Verilog 描述。基於C的工具流支持FPGA專用功能。例如，可利用BlockRAM自動構造RAM，而寄存器文件也可利用分布式存儲器而不是觸發器來實現 。
最後，邏輯綜合和Xilinx實施工具套件將RTL HDL 轉換為 FPGA 配置位流。
FPGA Turbo 編碼解碼器實現
A|rtDesigner創建的Turbo編碼器和解碼器核心硬體結構包含許多專用ASU加速器。其中最重要的一個加速器完成max* 操作。max* 運算符根據下式計算兩個冪值a 和 b：
max* (a,b)=ln(expc(a)+expc(b))。
如 圖4所示， max* 運算是通過選擇（a,b）最大值，並應用一個存儲在查找表（LUT）中的校正因子近似進行的。這一近似演算法非常適合利用Xilinx FPGA 實現，其中LUT是其最終基本構造單元。
結果
Turbo解碼演算法硬體字長的選擇極大地影響總體性能。利用C-to-FPGA設計流程，這一定點分析是完全在C環境中完成的。結果示於圖 5。
上圖顯示出了我們的浮點Turbo解碼器演算法和對應的定點演算法之間的性能差別。模擬是在5114塊長度、5次解碼迭代和AWGN信道模型情況下進行的。結果清晰明顯出性能的損失是非常小的。
我們的Turbo解碼器的定點性能做為解碼器迭代次數的函數 ，對於1.5 dB SNR，位錯率為10-6。
解碼器功能的實現非常具有挑戰性，我們同時針對Virtex-E和 Virtex-II 器件進行了適配。Virtex-II 器件實施是採用運行在1.85 speedfile資料庫上的Xilinx 4.1i 實施工具集完成的。利用XC2V1000BG575-5 FPGA實現的最終設計，達到了66 MHz 的時鍾性能，消耗了3,060個邏輯片 和 16個塊RAM。對於從40至 5114符號長度的塊，採用5次解碼迭代循環的情況下，解碼器達到了2 至6.5 百萬符號每秒（Msym/s）的吞吐量。編碼器佔用了903個邏輯片、3個塊RAM並支持83 MHz時鍾頻率。對於從40至5114位的塊長度，速率可達到9 至20 Msym/s。
能用上就好了，用不上別怪我。對不起哈~祝福你~
㈡ pcm 編譯碼晶元中的用到哪些濾波器這些濾波器的帶寬設置是如何考慮 的
1. 點到點PCM多路電話通信原理
脈沖編碼調制(PCM)技術與增量調制(ΔM)技術已經在數字通信系統中得到廣泛應用。當信道雜訊比較小時一般用PCM，否則一般用ΔM。目前速率在155MB以下的准同步數字系列(PDH)中，國際上存在A解和μ律兩種PCM編解碼標准系列，在155MB以上的同步數字系列(SDH)中，將這兩個系列統一起來，在同一個等級上兩個系列的碼速率相同。而ΔM在國際上無統一標准，但它在通信環境比較惡劣時顯示了巨大的優越性。
點到點PCM多路電話通信原理可用圖9-1表示。對於基帶通信系統，廣義信道包括傳輸媒質、收濾波器、發濾波器等。對於頻帶系統，廣義信道包括傳輸媒質、調制器、解調器、發濾波器、收濾波器等。
本實驗模塊可以傳輸兩路話音信號。採用TP3057編譯器，它包括了圖9-1中的收、發低通濾波器及PCM編解碼器。編碼器輸入信號可以是本實驗模塊內部產生的正弦信號，也可以是外部信號源的正弦信號或電話信號。本實驗模塊中不含電話機和混合電路，廣義信道是理想的，即將復接器輸出的PCM信號直接送給分接器。
2. PCM編解碼模塊原理
本模塊的原理方框圖圖9-2所示，電原理圖如圖9-3所示（見附錄），模塊內部使用+5V和-5V電壓，其中-5V電壓由-12V電源經7905變換得到。
圖9-2 PCM編解碼原理方框圖
該模塊上有以下測試點和輸入點：
• BS PCM基群時鍾信號(位同步信號)測試點
• SL0 PCM基群第0個時隙同步信號
• SLA 信號A的抽樣信號及時隙同步信號測試點
• SLB 信號B的抽樣信號及時隙同步信號測試點
• SRB 信號B解碼輸出信號測試點
• STA 輸入到編碼器A的信號測試點
• SRA 信號A解碼輸出信號測試點
• STB 輸入到編碼器B的信號測試點
• PCM PCM基群信號測試點
• PCM-A 信號A編碼結果測試點
• PCM-B 信號B編碼結果測試點
• STA-IN 外部音頻信號A輸入點
• STB-IN 外部音頻信號B輸入點
本模塊上有三個開關K5、K6和K8，K5、K6用來選擇兩個編碼器的輸入信號，開關手柄處於左邊(STA-IN、STB-IN)時選擇外部信號、處於右邊(STA-S、STB-S)時選擇模塊內部音頻正弦信號。K8用來選擇SLB信號為時隙同步信號SL1、SL2、SL5、SL7中的某一個。
圖9-2各單元與電路板上元器件之間的對應關系如下：
•晶振 U75：非門74LS04；CRY1：4096KHz晶體
•分頻器1 U78:A：U78:D：觸發器74LS74；U79：計數器74LS193
•分頻器2 U80：計數器74LS193；U78:B：U78:D：觸發器74LS74
•抽樣信號產生器 U81：單穩74LS123；U76：移位寄存器74LS164
•PCM編解碼器A U82：PCM編解碼集成電路TP3057（CD22357）
•PCM編解碼器B U83：PCM編解碼集成電路TP3057（CD22357）
•幀同步信號產生器 U77：8位數據產生器74HC151；U86:A：與門7408
•正弦信號源A U87：運放UA741
•正弦信號源B U88：運放UA741
•復接器 U85：或門74LS32
晶振、分頻器1、分頻器2及抽樣信號（時隙同步信號）產生器構成一個定時器，為兩個PCM編解碼器提供2.048MHz的時鍾信號和8KHz的時隙同步信號。在實際通信系統中，解碼器的時鍾信號(即位同步信號)及時隙同步信號(即幀同步信號)應從接收到的數據流中提取，方法如實驗五及實驗六所述。此處將同步器產生的時鍾信號及時隙同步信號直接送給解碼器。
由於時鍾頻率為2.048MHz，抽樣信號頻率為8KHz，故PCM-A及PCM-B的碼速率都是2.048MB，一幀中有32個時隙，其中1個時隙為PCM編碼數據，另外31個時隙都是空時隙。
PCM信號碼速率也是2.048MB，一幀中的32個時隙中有29個是空時隙，第0時隙為幀同步碼(×1110010)時隙，第2時隙為信號A的時隙，第1(或第5、或第7 —由開關K8控制)時隙為信號B的時隙。
本實驗產生的PCM信號類似於PCM基群信號，但第16個時隙沒有信令信號，第0時隙中的信號與PCM基群的第0時隙的信號也不完全相同。
由於兩個PCM編解碼器用同一個時鍾信號，因而可以對它們進行同步復接(即不需要進行碼速調整)。又由於兩個編碼器輸出數據處於不同時隙，故可對PCM-A和PCM-B進行線或。本模塊中用或門74LS32對PCM-A、PCM-B及幀同步信號進行復接。在解碼之前，不需要對PCM進行分接處理，解碼器的時隙同步信號實際上起到了對信號分路的作用。
3. TP3057簡介
本模塊的核心器件是A律PCM編解碼集成電路TP3057，它是CMOS工藝製造的專用大規模集成電路，片內帶有輸出輸入話路濾波器，其引腳及內部框圖如圖9-4、圖9-5所示。引腳功能如下：
圖9-4 TP3057引腳圖
(1) V一 接-5V電源。
(2) GND 接地。
(3) VFRO 接收部分濾波器模擬信號輸出端。
(4) V+ 接+5V電源。
(5) FSR 接收部分幀同信號輸入端，此信號為8KHz脈沖序列。
(6) DR 接收部分PCM碼流輸入端。
(7) BCLKR/CLKSEL 接收部分位時鍾(同步)信號輸入端，此信號將PCM碼流在FSR上升沿後逐位移入DR端。位時鍾可以為64KHz到2.048MHz的任意頻率，或者輸入邏輯「1」或「0」電平器以選擇1.536MHz、1.544MHz或2.048MHz用作同步模式的主時鍾，此時發時鍾信號BCLKX同時作為發時鍾和收時鍾。
(8) MCLKR/PDN 接收部分主時鍾信號輸入端，此信號頻率必須為1.536MHz、1.544MHz或2.048MHz。可以和MCLKX非同步，但是同步工作時可達到最佳狀態。當此端接低電平時，所有的內部定時信號都選擇MCLKX信號，當此端接高電平時，器件處於省電狀態。
(9) MCLKX 發送部分主時鍾信號輸入端，此信號頻率必須為1.536MHz、1.544MHz或2.048MHz。可以和MCLKR非同步，但是同步工作時可達到最佳狀態。
(10) BCLKX 發送部分位時鍾輸入端，此信號將PCM碼流在FSX信號上升沿後逐位移出DX端，頻率可以為64KHz到2.04MHz的任意頻率，但必須與MCLKX同步。
圖9-5 TP3057內部方框圖
(11) DX 發送部分PCM碼流三態門輸出端。
(12) FSX 發送部分幀同步信號輸入端，此信號為8KHz脈沖序列。
(13) TSX 漏極開路輸出端，在編碼時隙輸出低電平。
(14) GSX 發送部分增益調整信號輸入端。
(15) VFXi- 發送部分放大器反向輸入端。
(16) VFXi＋ 發送部分放大器正向輸入端。
TP3057由發送和接收兩部分組成，其功能簡述如下。
發送部分：
包括可調增益放大器、抗混淆濾波器、低通濾波器、高通濾波器、壓縮A/D轉換器。抗混淆濾波器對采樣頻率提供30dB以上的衰減從而避免了任何片外濾波器的加入。低通濾波器是5階的、時鍾頻率為128MHz。高通濾波器是3階的、時鍾頻率為32KHz。高通濾波器的輸出信號送給階梯波產生器(采樣頻率為8KHz)。階梯波產生器、逐次逼近寄存器（S•A•R）、比較器以及符號比特提取單元等4個部分共同組成一個壓縮式A/D轉換器。S•A•R輸出的並行碼經並/串轉換後成PCM信號。參考信號源提供各種精確的基準電壓，允許編碼輸入電壓最大幅度為5VP-P。
發幀同步信號FSX為采樣信號。每個采樣脈沖都使編碼器進行兩項工作：在8比特位同步信號BCLKX的作用下，將采樣值進行8位編碼並存入逐次逼近寄存器；將前一采樣值的編碼結果通過輸出端DX輸出。在8比特位同步信號以後，DX端處於高阻狀態。
接收部分：
包括擴張D/A轉換器和低通濾波器。低通濾波器符合AT&T D3/D4標准和CCITT建議。D/A轉換器由串/並變換、D/A寄存器組成、D/A階梯波形成等部分構成。在收幀同步脈沖FSR上升沿及其之後的8個位同步脈沖BCLKR作用下，8比特PCM數據進入接收數據寄存器(即D/A寄存器)，D/A階梯波單元對8比特PCM數據進行D/A變換並保持變換後的信號形成階梯波信號。此信號被送到時鍾頻率為128KHz的開關電容低通濾波器，此低通濾波器對階梯波進行平滑濾波並對孔徑失真(sinx)/x進行補嘗。
在通信工程中，主要用動態范圍和頻率特性來說明PCM編解碼器的性能。
動態范圍的定義是解碼器輸出信噪比大於25dB時允許編碼器輸入信號幅度的變化范圍。PCM編解碼器的動態范圍應大於圖9-6所示的CCITT建議框架（樣板值）。
當編碼器輸入信號幅度超過其動態范圍時，出現過載雜訊，故編碼輸入信號幅度過大時量化信噪比急劇下降。TP3057編解碼系統不過載輸入信號的最大幅度為5VP-P。
由於採用對數壓擴技術，PCM編解碼系統可以改善小信號的量化信噪比，TP3057採用A律13折線對信號進行壓擴。當信號處於某一段落時，量化雜訊不變(因在此段落內對信號進行均勻量化)，因此在同一段落內量化信噪比隨信號幅度減小而下降。13折線壓擴特性曲線將正負信號各分為8段，第1段信號最小，第8段信號最大。當信號處於第一、二段時，量化雜訊不隨信號幅度變化，因此當信號太小時，量化信噪比會小於25dB，這就是動態范圍的下限。TP3057編解碼系統動態范圍內的輸入信號最小幅度約為0.025Vp-p。
常用1KHz的正弦信號作為輸入信號來測量PCM編解碼器的動態范圍。
圖9-6 PCM編解碼系統動態范圍樣板值
語音信號的抽樣信號頻率為8KHz，為了不發生頻譜混疊，常將語音信號經截止頻率為3.4KHz的低通濾波器處理後再進行A/D處理。語音信號的最低頻率一般為300Hz。TP3057編碼器的低通濾波器和高通濾波器決定了編解碼系統的頻率特性，當輸入信號頻率超過這兩個濾波器的頻率范圍時，解碼輸出信號幅度迅速下降。這就是PCM編解碼系統頻率特性的含義。
四、實驗步驟
1. 熟悉PCM編解碼單元工作原理，開關K9接通8KHz(置為1000狀態)，開關K8置為SL1(或SL5、SL7)，開關K5、K6分別置於STA-S、STB-S端，接通實驗箱電源。
2. 用示波器觀察STA、STB，調節電位器R19(對應STA)、R20(對應STB)，使正弦信號STA、STB波形不失真(峰峰值小於5V)。
3. 用示波器觀察PCM編碼輸出信號。
示波器CH1接SL0，（調整示波器掃描周期以顯示至少兩個SL0脈沖，從而可以觀察完整的一幀信號）CH2分別接SLA、PCM-A、SLB、PCM-B以及PCM，觀察編碼後的數據所處時隙位置與時隙同步信號的關系以及PCM信號的幀結構（注意：本實驗的幀結構中有29個時隙是空時隙，SL0、SLA及SLB的脈沖寬度等於一個時隙寬度）。
開關K8分別接通SL1、SL2、SL5、SL7，觀察PCM基群幀結構的變化情況。
4. 用示波器觀察PCM解碼輸出信號
示波器的CH1接STA，CH2接SRA，觀察這兩個信號波形是否相同(有相位差)。
5. 用示波器定性觀察PCM編解碼器的動態范圍。
開關K5置於STA-IN端，將低失真低頻信號發生器輸出的1KHz正弦信號從STA-IN輸入到TP3057(U82)編碼器。示波器的CH1接STA（編碼輸入），CH2接SRA（解碼輸出）。將信號幅度分別調至大於5VP-P、等於5VP-P，觀察過載和滿載時的解碼輸出波形。再將信號幅度分別衰減10dB、20dB、30dB、40dB、45dB、50dB，觀察解碼輸出波形(當衰減45dB以上時，解碼輸出信號波形上疊加有較明顯的雜訊)。
也可以用本模塊上的正弦信號源來觀察PCM編解碼系統的過載雜訊(只要將STA-S或STB-S信號幅度調至5VP-P以上即可)，但必須用專門的信號源才能較方便地觀察到動態范圍。