A. 我用quartus畫出了電路圖，怎樣直接得出相應的verilog程序
打開要轉換的文件,在File \ Create/Updata \ Create HDL Design File for Current File,中選 Verilog HDL選項就行了,注意,最好在每個節點上都加上標號,否則生成的文件里有很多系統添加的信號名稱,不方便看代碼