fpga設計指南pdf

Ⅰ xilinx新一代fpga設計套件vivado應用指南 怎麼樣

Vivado是Xilinx最新的FPGA設計工具，支持7系列以後的FPGA及Zynq 7000的開發。與之前的ISE設計套件相比，Vivado可以說是全新設計的。無論從界面、設置、演算法，還是從對使用者思路的要求，都是全新的。看了大家很多的博文，基本上都是用GUI創建工程，那我就簡單介紹一下Vivado的腳本使用。
在ISE設計套件中，支持多種腳本： 可以用xperl來運行perl腳本，可以用xtclsh來運行Tcl腳本，還可以用windows批處理腳本來運行設計流程。
ISE集成的Tcl腳本解釋器為8.4版本。同時，ISE GUI中的Tcl console功能不夠強大，部分組件使用的腳本也與Tcl有不同，導致Tcl腳本在ISE上並不十分流行。
在Vivado上，Tcl已經成為唯一支持的腳本。並且，所有操作都有對應的Tcl腳本可以執行。所以，掌握Tcl腳本語言對掌握Vivado的使用有重要幫助。
Vivado上集成的Tcl腳本解釋器為8.5版本，也是目前比較流行的Tcl版本。Vivado的核心就是一個腳本解釋器，GUI界面只是將各種腳本命令封裝為圖形化界面而已。

Ⅱ FPGA設計指南：器件、工具和流程的目錄

第1章概論
1.1什麼是FPGA
1.2FPGA為什麼令人感興趣
1.3FPGA的用途
1.4本書內容
1.5本書不包括什麼
1.6讀者對象
第2章基本概念
2.1FPGA的核心
2.2簡單的可編程功能
2.3熔絲連接技術
2.4反熔絲技術
2.5掩模編程器件
2.6PROM
2.7基於EPROM的技術
2.8基於EEPROM的技術
2.9基於快閃記憶體的技術
2.10基於SRAM的技術
2.11小結
第3章FPGA的起源
3.1相關的技術
3.2晶體管
3.3集成電路
3.4SRAM/DRAM和微處理器
3.5SPLD和CPLD
3.5.1PROM
3.5.2PLA
3.5.3PAL和GAL
3.5.4其他可編程選擇
3.5.5CPLD
3.5.6ABEL、CUPL、PALASM、JEDEC等
3.6專用集成電路（門陣列等）
3.6.1全定製
3.6.2Micromatrix和Micromosaic
3.6.3門陣列
3.6.4標准單元器件
3.6.5結構化ASIC
3.7FPGA
3.7.1FPGA平台
3.7.2FPGA-ASIC 混合
3.7.3FPGA廠商如何設計晶元
第4章FPGA結構的比較
4.1一點提醒
4.2一些背景信息
4.3反熔絲與SRAM與其他
4.3.1基於SRAM的器件
4.3.2以SRAM為基礎器件的安全問題和解決方案
4.3.3基於反熔絲的器件
4.3.4基於EPROM的器件
4.3.5基於E2PROM/FLASH的器件
4.3.6FLASH-SRAM混合器件
4.3.7小結
4.4細粒、中等微粒和粗粒結構
4.5MUX與基於LUT的邏輯塊
4.5.1基於MUX的結構
4.5.2基於LUT的結構
4.5.3基於MUX還是基於LUT
4.5.43、4、5或6輸入LUT
4.5.5LUT與分布RAM與SR
4.6CLB、LAB與slices
4.6.1Xlilinx 邏輯單元
4.6.2Altera邏輯部件
4.6.3slicing和dicing
4.6.4CLB和LAB
4.6.5分布RAM和移位寄存器
4.7快速進位鏈
4.8內嵌RAM
4.9內嵌乘法器、加法器、MAC等
4.10內嵌處理器核（硬的和軟的）
4.10.1硬微處理器核
4.10.2軟微處理器核
4.11時鍾樹和時間管理器
4.11.1時鍾樹
4.11.2時鍾管理器
4.12通用I/O
4.12.1可配置I/O標准
4.12.2可配置I/O阻抗
4.12.3核與I/O電壓
4.13吉比特傳輸
4.14硬IP、軟IP和固IP
4.15系統門與實際的門
4.16FPGA年
第5章FPGA編程（配置）
5.1引言
5.2配置文件
5.3配置單元
5.4基於反熔絲的FPGA
5.5基於SRAM的FPGA
5.5.1迅速的過程欺騙了眼睛
5.5.2對嵌入式（塊）RAM、分布RAM編程
5.5.3多編程鏈
5.5.4器件的快速重新初始化
5.6使用配置埠
5.6.1FPGA作為主設備串列下載
5.6.2FPGA作為主設備並行下載
5.6.3FPGA作為從設備並行下載
5.6.4FPGA作為從設備串列下載
5.7使用JTAG埠
5.8使用嵌入式處理器
第6章誰在參與游戲
6.1引言
6.2FPGA和FPAA提供商
6.3FPNA 提供商
6.4全線EDA提供商
6.5專業FPGA和獨立EDA提供商
6.6使用專門工具的FPGA設計顧問
6.7開源、免費和低成本的設計工具
第7章FPGA與ASIC設計風格
7.1引言
7.2編碼風格
7.3流水線和邏輯層次
7.3.1什麼是流水線
7.3.2電子系統中的流水線
7.3.3邏輯層次
7.4非同步設計實踐
7.4.1非同步結構
7.4.2組合迴路
7.4.3延遲鏈
7.5時鍾考慮
7.5.1時鍾域
7.5.2時鍾平衡
7.5.3門控時鍾與使能時鍾
7.5.4PLL和時鍾調節電路
7.5.5跨時鍾域數據傳輸的可靠性
7.6寄存器和鎖存器考慮
7.6.1鎖存器
7.6.2具有「置位」和「復位」輸入的觸發器
7.6.3全局復位和初始化條件
7.7資源共享（時分復用）
7.7.1使用它或者放棄它
7.7.2其他內容
7.8狀態機編碼
7.9測試方法學
第8章基於原理圖的設計流程
8.1往昔的時光
8.2EDA初期
8.2.1前端工具，如邏輯模擬
8.2.2後端工具如版圖設計
8.2.3CAE + CAD = EDA
8.3簡單的原理圖驅動ASIC設計流程
8.4簡單（早期）的原理圖驅動FPGA設計流程
8.4.1映射
8.4.2包裝
8.4.3布局和布線
8.4.4時序分析和布局布線後模擬
8.5 平坦的原理圖與分層次的原理圖
8.5.1沉悶的扁平原理圖
8.5.2分等級（基於模塊）的原理圖
8.6今天的原理圖驅動設計流程
第9章基於HDL的設計流程
9.1基於原理圖流程的問題
9.2基於HDL設計流程的出現
9.2.1不同的抽象層次
9.2.2早期基於HDL的ASIC設計流程
9.2.3早期基於HDL的FPGA設計流程
9.2.4知道結構的FPGA流程
9.2.5邏輯綜合與基於物理的綜合
9.3圖形設計輸入的生活
9.4絕對過剩的HDL
9.4.1Verilog HDL
9.4.2VHDL和VITAL
9.4.3混合語言設計
9.4.4UDL/I
9.4.5Superlog 和 SystemVerilog
9.4.6SystemC
9.5值得深思的事
9.5.1擔心，非常擔心
9.5.2串列與並行多路復用器
9.5.3小心鎖存器
9.5.4聰明地使用常量
9.5.5資源共用考慮
9.5.6還有一些不可忽視的內容
第10章FPGA設計中的硅虛擬原型
10.1什麼是硅虛擬原型
10.2基於ASIC的SVP方法
10.2.1門級SVP（由快速綜合產生）
10.2.2門級SVP（由基於增益的綜合產生）
10.2.3團簇SVP
10.2.4基於RTL的SVP
10.3基於FPGA的SVP
10.3.1互動式操作
10.3.2增量式布局布線
10.3.3基於RTL的FPGASVP
第11章基於C/C++等語言的設計流程
11.1 傳統的HDL設計流程存在的問題
11.2 C對C++與並行執行對順序執行
11.3 基於SystemC的設計流程
11.3.1 什麼是SystemC以及它從哪裡來
11.3.2 SystemC 1.0
11.3.3 SystemC 2.0
11.3.4 抽象級
11.3.5 基於SystemC設計流程的可選方案
11.3.6要麼喜愛它，要麼討厭它
11.4基於增強型C/C++的設計流程
11.4.1什麼是增強型C/C++
11.4.2可選擇的增強型C/C++設計流程
11.5基於純C/C++的設計流程
11.6綜合的不同抽象級別
11.7混合語言設計和驗證環境
第12章基於DSP的設計流程
12.1DSP簡介
12.2可選擇的DSP實現方案
12.2.1隨便選一個器件，不過不要讓我看到是哪種器件
12.2.2系統級評估和演算法驗證
12.2.3在DSP內核中運行的軟體
12.2.4專用DSP硬體
12.2.5與DSP相關的嵌入式FPGA資源
12.3針對DSP的以FPGA為中心的設計流程
12.3.1專用領域語言
12.3.2系統級設計和模擬環境
12.3.3浮點與定點表示
12.3.4系統/演算法級向RTL的轉換（手工轉換）
12.3.5系統/演算法級向RTL的轉換（自動生成）
12.3.6系統/演算法級向C/C++的轉換
12.3.7模塊級IP環境
12.3.8別忘了測試平台
12.4DSP與VHDL/Verilog混合設計環境
第13章基於嵌入式處理器的設計流程
13.1引言
13.2硬核與軟核
13.2.1硬核
13.2.2微處理器軟核
13.3將設計劃分為硬體和軟體部分
13.4硬體和軟體的世界觀
13.5利用FPGA作為自身的開發環境
13.6增強設計的可見性
13.7其他一些混合驗證方法
13.7.1RTL（VHDL或Verilog）
13.7.2C/C++、SystemC等
13.7.3硬體模擬器中的物理晶元
13.7.4指令集模擬器
13.8一個相當巧妙的設計環境
第14章模塊化設計和增量設計
14.1將設計作為一個大的模塊進行處理
14.2將設計劃分為更小的模塊
14.2.1模塊化設計
14.2.2增量設計
14.2.3存在的問題
14.3總有其他辦法
第15章高速設計與其他PCB設計注意事項
15.1開始之前
15.2我們都很年輕，因此
15.3變革的時代
15.4其他注意事項
15.4.1高速設計
15.4.2信號完整性分析
15.4.3SPICE與IBIS
15.4.4起動功率
15.4.5使用內部末端阻抗
15.4.6串列或並行處理數據
第16章觀察FPGA的內部節點
16.1缺乏可見性
16.2使用多路復用技術
16.3專用調試電路
16.4虛擬邏輯分析儀
16.5虛擬線路
16.5.1問題描述
16.5.2虛擬線路解決方案
第17章IP
17.1IP的來源
17.2人工優化的IP
17.2.1未加密的RTL級IP
17.2.2加密的RTL級IP
17.2.3未經布局布線的網表級IP
17.2.4布局布線後的網表級IP
17.3IP核生成器
17.4綜合資料
第18章ASIC設計與FPGA設計之間的移植
18.1可供選擇的設計方法
18.1.1隻做FPGA設計
18.1.2FPGA之間的轉換
18.1.3FPGA到ASIC的轉換
18.1.4ASIC到FPGA的轉換
第19章模擬、綜合、驗證等設計工具
19.1引言
19.2模擬（基於周期、事件驅動等）
19.2.1什麼是事件驅動邏輯模擬器
19.2.2事件驅動邏輯模擬器發展過程簡述
19.2.3邏輯值與不同邏輯值系統
19.2.4混合語言模擬
19.2.5其他延遲格式
19.2.6基於周期的模擬器
19.2.7選擇世界上最好的邏輯模擬器
19.3綜合（邏輯/HDL綜合與物理綜合）
19.3.1邏輯/HDL綜合技術
19.3.2物理綜合技術
19.3.3時序重調、復制及二次綜合
19.3.4選擇世界上最好的綜合工具
19.4時序分析（靜態與動態）
19.4.1靜態時序分析
19.4.2統計靜態時序分析
19.4.3動態時序分析
19.5一般驗證
19.5.1驗證IP
19.5.2驗證環境和創建testbench
19.5.3分析模擬結果
19.6形式驗證
19.6.1形式驗證的不同種類
19.6.2形式驗證究竟是什麼
19.6.3術語及定義
19.6.4其他可選的斷言/屬性規范技術
19.6.5靜態形式驗證和動態形式驗證
19.6.6各種語言的總結
19.7混合設計
19.7.1HDL語言到C語言的轉換
19.7.2代碼覆蓋率
19.7.3性能分析
第20章選擇合適的器件
20.1豐富的選擇
20.2要是有選型工具就好了
20.3工藝
20.4基本資源和封裝
20.5通用I/O介面
20.6嵌入式乘法器、RAM等
20.7嵌入式處理器核
20.8吉比特I/O能力
20.9可用的IP
20.10速度等級
20.11輕松的註解
第21章吉比特收發器
21.1引言
21.2差分對
21.3多種多樣的標准
21.48bit/10bit編碼等
21.5深入收發器模塊內部
21.6組合多個收發器
21.7可配置資源
21.7.1逗號檢測
21.7.2差分輸出擺幅
21.7.3片內末端電阻
21.7.4預加重
21.7.5均衡化
21.8時鍾恢復、抖動和眼圖
21.8.1時鍾恢復
21.8.2抖動和眼圖
第22章可重配置計算
22.1可動態重配置邏輯
22.2可動態重配置互連線
22.3可重配置計算
第23章現場可編程節點陣列
23.1引言
23.2演算法評估
23.3picoChip公司的picoArray技術
23.3.1一個理想的picoArray應用：無線基站
23.3.2picoArray設計環境
23.4QuickSilver公司的ACM技術
23.4.1設計混合節點
23.4.2系統控制器節點、輸入輸出節點及其他節點
23.4.3空間與時間分割
23.4.4在ACM上創建和運行程序
23.4.5還有更多的內容
23.5這就是硅，但與我們知道的並不相同
第24章獨立的設計工具
24.1引言
24.2ParaCore Architect
24.2.1產生浮點處理功能模塊
24.2.2產生FFT功能模塊
24.2.3基於網路的介面
24.3Confluence系統設計語言
24.3.1一個簡單的例子
24.3.2還有更多的功能
24.3.3免費評估版本
24.4你是否具有這種工具
第25章創建基於開源的設計流程
25.1如何白手起家創辦一家FPGA設計工作室
25.2開發平台：Linux
25.3驗證環境
25.3.1Icarus Verilog
25.3.2Dinotrace和GTKWave
25.3.3Covered代碼覆蓋率工具
25.3.4Verilator
25.3.5Python
25.4形式驗證
25.4.1開源模型檢查
25.4.2基於開源的自動推斷
25.4.3真正的問題是什麼
25.5訪問公共IP元件
25.5.1OpenCores
25.5.2OVL
25.6綜合與實現工具
25.7FPGA開發板
25.8綜合材料
第26章FPGA未來的發展
26.1一種擔憂
26.2下一代結構和技術
26.2.1十億晶體管級器件
26.2.2超快速I/O
26.2.3超快速配置
26.2.4更多的硬IP
26.2.5模擬與混合信號器件
26.2.6ASMBL與其他結構
26.2.7不同的結構粒度
26.2.8ASIC結構中的嵌入式FPGA內核
26.2.9ASIC和FPGA結構中嵌入FPNA內核或者相反
26.2.10基於MRAM的器件
26.3設計工具
26.4期待意外的發生
附錄
附錄A 信號完整性簡介
附錄B深亞微米延遲效應
附錄C線性移位寄存器

Ⅲ 什麼是FPGA 關於FPGA的介紹

1、FPGA（Field Programmable Gate Array）是在PAL、GAL等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可編程器件門電路數有限的缺點。

2、簡介：FPGA設計不是簡單的晶元研究，主要是利用 FPGA 的模式進行其他行業產品的設計。 與 ASIC 不同，FPGA在通信行業的應用比較廣泛。通過對全球FPGA產品市場以及相關供應商的分析，結合當前我國的實際情況以及國內領先的FPGA產品可以發現相關技術在未來的發展方向，對我國科技水平的全面提高具有非常重要的推動作用。

3、與傳統模式的晶元設計進行對比，FPGA 晶元並非單純局限於研究以及設計晶元，而是針對較多領域產品都能藉助特定晶元模型予以優化設計。從晶元器件的角度講，FPGA 本身構成 了半定製電路中的典型集成電路，其中含有數字管理模塊、內嵌式單元、輸出單元以及輸入單元等。在此基礎上，關於FPGA晶元有必要全面著眼於綜合性的晶元優化設計，通過改進當前的晶元設計來增設全新的晶元功能，據此實現了晶元整體構造的簡化與性能提升。

Ⅳ 需要cpld和fpga的詳細說明

CPLD
[編輯本段]簡介
CPLD(Complex Programmable Logic Device)復雜可編程邏輯器件，是從PAL和GAL器件發展出來的器件，相對而言規模大，結構復雜，屬於大規模集成電路范圍。是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是藉助集成開發軟體平台，用原理圖、硬體描述語言等方法，生成相應的目標文件，通過下載電纜（「在系統」編程）將代碼傳送到目標晶元中，實現設計的數字系統。
CPLD主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。其中MC結構較復雜，並具有復雜的I/O單元互連結構，可由用戶根據需要生成特定的電路結構，完成一定的功能。由於CPLD內部採用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。
發展歷史及應用領域：
20世紀70年代，最早的可編程邏輯器件--PLD誕生了。其輸出結構是可編程的邏輯宏單元，因為它的硬體結構設計可由軟體完成（相當於房子蓋好後人工設計局部室內結構），因而它的設計比純硬體的數字電路具有很強的靈活性，但其過於簡單的結構也使它們只能實現規模較小的電路。為彌補PLD只能設計小規模電路這一缺陷，20世紀80年代中期，推出了復雜可編程邏輯器件--CPLD。目前應用已深入網路、儀器儀表、汽車電子、數控機床、航天測控設備等方面。
器件特點：
它具有編程靈活、集成度高、設計開發周期短、適用范圍寬、開發工具先進、設計製造成本低、對設計者的硬體經驗要求低、標准產品無需測試、保密性強、價格大眾化等特點，可實現較大規模的電路設計，因此被廣泛應用於產品的原型設計和產品生產(一般在10,000件以下)之中。幾乎所有應用中小規模通用數字集成電路的場合均可應用CPLD器件。CPLD器件已成為電子產品不可缺少的組成部分，它的設計和應用成為電子工程師必備的一種技能。
如何使用：
CPLD是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是藉助集成開發軟體平台，用原理圖、硬體描述語言等方法，生成相應的目標文件，通過下載電纜（「在系統」編程）將代碼傳送到目標晶元中，實現設計的數字系統。
這里以搶答器為例講一下它的設計（裝修）過程，即晶元的設計流程。CPLD的工作大部分是在電腦上完成的。打開集成開發軟體(Altera公司 Max+pluxII)→畫原理圖、寫硬體描述語言（VHDL，Verilog）→編譯→給出邏輯電路的輸入激勵信號，進行模擬，查看邏輯輸出結果是否正確→進行管腳輸入、輸出鎖定（7128的64個輸入、輸出管腳可根據需要設定）→生成代碼→通過下載電纜將代碼傳送並存儲在CPLD晶元中。7128這塊晶元各管腳已引出，將數碼管、搶答開關、指示燈、蜂鳴器通過導線分別接到晶元板上，通電測試，當搶答開關按下，對應位的指示燈應當亮，答對以後，裁判給加分後，看此時數碼顯示加分結果是否正確，如發現有問題，可重新修改原理圖或硬體描述語言，完善設計。設計好後，如批量生產，可直接復制其他CPLD晶元，即寫入代碼即可。如果要對晶元進行其它設計，比如進行交通燈設計，要重新畫原理圖、或寫硬體描述語言，重復以上工作過程，完成設計。這種修改設計相當於將房屋進行了重新裝修，這種裝修對CPLD來說可進行上萬次。
家庭成員：經過幾十年的發展，許多公司都開發出了CPLD可編程邏輯器件。比較典型的就是Altera、Lattice、Xilinx世界三大權威公司的產品，這里給出常用晶元： Altera EPM7128S (PLCC84)
Lattice LC4128V (TQFP100)
Xilinx XC95108 (PLCC84)
[編輯本段]FPGA與CPLD的辨別和分類
FPGA與CPLD的辨別和分類主要是根據其結構特點和工作原理。通常的分類方法是：
將以乘積項結構方式構成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。
將以查表法結構方式構成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。

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FPGA目錄
【FPGA工作原理】
【FPGA配置模式】
【FPGA主要生產廠商介紹】
FPGA與CPLD的辨別和分類
FPGA的應用

FPGA是英文Field－Programmable Gate Array的縮寫，即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可編程器件門電路數有限的缺點。
[編輯本段]【FPGA工作原理】
FPGA採用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念，內部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內部連線（Interconnect）三個部分。FPGA的基本特點主要有：
1）採用FPGA設計ASIC電路，用戶不需要投片生產，就能得到合用的晶元。
2）FPGA可做其它全定製或半定製ASIC電路的中試樣片。
3）FPGA內部有豐富的觸發器和I／O引腳。
4）FPGA是ASIC電路中設計周期最短、開發費用最低、風險最小的器件之一。
5) FPGA採用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。
可以說，FPGA晶元是小批量系統提高系統集成度、可靠性的最佳選擇之一。
FPGA是由存放在片內RAM中的程序來設置其工作狀態的，因此，工作時需要對片內的RAM進行編程。用戶可以根據不同的配置模式，採用不同的編程方式。
加電時，FPGA晶元將EPROM中數據讀入片內編程RAM中，配置完成後，FPGA進入工作狀態。掉電後，FPGA恢復成白片，內部邏輯關系消失，因此，FPGA能夠反復使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片FPGA，不同的編程數據，可以產生不同的電路功能。因此，FPGA的使用非常靈活。
[編輯本段]【FPGA配置模式】
FPGA有多種配置模式：並行主模式為一片FPGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片FPGA；串列模式可以採用串列PROM編程FPGA；外設模式可以將FPGA作為微處理器的外設，由微處理器對其編程。
如何實現快速的時序收斂、降低功耗和成本、優化時鍾管理並降低FPGA與PCB並行設計的復雜性等問題，一直是採用FPGA的系統設計工程師需要考慮的關鍵問題。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發展，系統設計工程師在從這些優異性能獲益的同時，不得不面對由於FPGA前所未有的性能和能力水平而帶來的新的設計挑戰。
例如，領先FPGA廠商Xilinx最近推出的Virtex-5系列採用65nm工藝，可提供高達33萬個邏輯單元、1,200個I/O和大量硬IP塊。超大容量和密度使復雜的布線變得更加不可預測，由此帶來更嚴重的時序收斂問題。此外，針對不同應用而集成的更多數量的邏輯功能、DSP、嵌入式處理和介面模塊，也讓時鍾管理和電壓分配問題變得更加困難。
幸運地是，FPGA廠商、EDA工具供應商正在通力合作解決65nm FPGA獨特的設計挑戰。不久以前，Synplicity與Xilinx宣布成立超大容量時序收斂聯合工作小組，旨在最大程度幫助地系統設計工程師以更快、更高效的方式應用65nm FPGA器件。設計軟體供應商Magma推出的綜合工具Blast FPGA能幫助建立優化的布局，加快時序的收斂。
最近FPGA的配置方式已經多元化！
[編輯本段]【FPGA主要生產廠商介紹】
1、Altera
2、Xilinx
3、Actel
4、Lattice
其中Altera和Xilinx主要生產一般用途FPGA，其主要產品採用RAM工藝。Actel主要提供非易失性FPGA，產品主要基於反熔絲工藝和FLASH工藝。
FPGA設計的注意事項
不管你是一名邏輯設計師、硬體工程師或系統工程師，甚或擁有所有這些頭銜，只要你在任何一種高速和多協議的復雜系統中使用了FPGA，你就很可能需要努力解決好器件配置、電源管理、IP集成、信號完整性和其他的一些關鍵設計問題。不過，你不必獨自面對這些挑戰，因為在當前業內領先的FPGA公司里工作的應用工程師每天都會面對這些問題，而且他們已經提出了一些將令你的設計工作變得更輕松的設計指導原則和解決方案。
I/O信號分配
可提供最多的多功能引腳、I/O標准、端接方案和差分對的FPGA在信號分配方面也具有最復雜的設計指導原則。盡管Altera的FPGA器件沒有設計指導原則(因為它實現起來比較容易)，但賽靈思的FPGA設計指導原則卻很復雜。但不管是哪一種情況，在為I/O引腳分配信號時，都有一些需要牢記的共同步驟：
1. 使用一個電子數據表列出所有計劃的信號分配，以及它們的重要屬性，例如I/O標准、電壓、需要的端接方法和相關的時鍾。
2. 檢查製造商的塊/區域兼容性准則。
3. 考慮使用第二個電子數據表制訂FPGA的布局，以確定哪些管腳是通用的、哪些是專用的、哪些支持差分信號對和全局及局部時鍾、哪些需要參考電壓。
4. 利用以上兩個電子數據表的信息和區域兼容性准則，先分配受限製程度最大的信號到引腳上，最後分配受限制最小的。例如，你可能需要先分配串列匯流排和時鍾信號，因為它們通常只分配到一些特定引腳。
5. 按照受限製程度重新分配信號匯流排。在這個階段，可能需要仔細權衡同時開關輸出(SSO)和不兼容I/O標准等設計問題，尤其是當你具有很多個高速輸出或使用了好幾個不同的I/O標准時。如果你的設計需要局部/區域時鍾，你將可能需要使用高速匯流排附近的管腳，最好提前記住這個要求，以免最後無法為其安排最合適的引腳。如果某個特定塊所選擇的I/O標准需要參考電壓信號，記住先不要分配這些引腳。差分信號的分配始終要先於單端信號。如果某個FPGA提供了片內端接，那麼它也可能適用於其他兼容性規則。
6. 在合適的地方分配剩餘的信號。
在這個階段，考慮寫一個只包含埠分配的HDL文件。然後通過使用供應商提供的工具或使用一個文本編輯器手動創建一個限制文件，為I/O標准和SSO等增加必要的支持信息。准備好這些基本文件後，你可以運行布局布線工具來確認是否忽視了一些准則或者做了一個錯誤的分配。
這將使你在設計的初始階段就和布局工程師一起工作，共同規劃PCB的走線、冗餘規劃、散熱問題和信號完整性。FPGA工具可能可以在這些方面提供幫助，並協助你解決這些問題，因此你必須確保了解你的工具包的功能。
你咨詢一位布局專家的時間越晚，你就越有可能需要去處理一些復雜的問題和設計反復，而這些可能可以通過一些前期分析加以避免。一旦你實現了滿意的信號分配，你就要用限制文件鎖定它們。
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基於CMOS的設計主要消耗三類切率：內部的（短路）、漏電的（靜態的）以及開關的（電容）。當門電路瞬變時，VDD與地之間短路連接消耗內部功率。漏電功耗是CMOS工藝普遍存在的寄生效應引起的。而開關功耗則是自負載電容,放電造成的。開關功耗與短路功耗合在一起稱為動態功耗。下面介紹降低靜態功耗和動態功耗的設計技巧。
降低靜態功耗
雖然靜態電流與動態電流相比可以忽略不計，然而對電池供電的手持設備就顯得十分重要，在設備通電而不工作時更是如此。靜態電流的因素眾多，包括處於沒有完全關斷或接通的狀態下的I/O以及內部晶體管的工作電流、內部連線的電阻、輸入與三態電驅動器上的拉或下拉電阻。在易失性技術中，保持編程信息也需一定的靜態功率。抗熔斷是一種非易失性技術，因此信息存儲不消耗靜態電流。
下面介紹幾種降低靜態功耗的設計方法：
•驅動輸入應有充分的電壓電平，因而所有晶體管都是完全通導或關閉的。
•由於I/O線上的上拉或下拉電阻要消耗一定的電流，因此盡量避免使用這些電阻。
•少用驅動電阻或雙極晶體管，這些器件需維持一個恆定電流，從而增加了靜態電流。
•將時鍾引腳按參數表推薦條件連接至低電平。懸空的時鍾輸入會大大增加靜態電流。
•在將設計劃分為多個器件時，減少器件間I/O的使用。
eX器件LP方式引腳的使用
Actel eX系列設計了特殊的低功率「休眠」模式。在該引腳驅動至高電平800ns後，器件進入極低功率待機模式，待機電流小於100μA。在低功率模式下，所有I/O（除時鍾輸入外）都處於三態，而內核全部斷電。由於內核被斷電，觸發器中存儲的信息會丟失，在進入工作模式（在引腳驅動至低平200ms後）時，用戶需再次對器件初始化。同樣，用戶也應關閉所有通過CLKA、CLKB以及HCLK輸入的時鍾。然而這些時鍾並不處於三態，時鍾就可進入器件，從而增加功耗，因此在低功率模式下，時鍾輸入必須處於邏輯0或邏輯1。
有時用戶很難阻止時鍾進入器件。在此場合，用戶可使用與CLKA或CLKA相鄰的正常輸入引腳並在設計中加進CLKINT。這樣，時鍾將通過靠近時鍾引腳的正常輸入進入器件，再通過CLKINT向器件提供時鍾資源。
採用這種輸入電路後，由於常規I/O是三態的，因此用戶不必擔心時鍾進入器件。當然，增加一級門電路會產生0.6ns的較大時鍾延時，幸好這在多數低功率設計中是可以接受的。注意應將與CLKINT緩沖器相關的CLKA或CLKB引腳接地。
此外還要注意，CLKINT只可用作連線時鍾，HCLK並不具備將內部走線網連接到HCLK的能力，因而HCLK資源不能被常規輸入驅動。換句話說，如果使用LP引腳就不能使用HCLK；使用HCLK時就應在外部截斷時鍾信號。
降低動態功耗
動態功耗是在時鍾工作且輸入正在開關時的功耗。對CMOS電路，動態功耗基本上確定了總功耗。動態功耗包括幾個成分，主要是電容負載充電與放電（內部與I/O）以及短路電流。多數動態功率是內部或外部電容向器件充、放電消耗的。如果器件驅動多個I/O負載，大量的動態電流構成總功耗的主要部分。
對設計中給定的驅動器，動態功耗由下式計算
p=CL×V 2 DD×f
式中，CL是電容負載，VDD是電源電壓，f則是開關頻率。總功耗是每個驅動器功耗之總和。
由於VDD是固定的，降低內部功耗就要降低平均邏輯開關頻率，減少每個時鍾沿處的邏輯開關總數、減少連線網路，特別是高頻信號連線網路中的電容值。對低功率設計，需要從系統至工藝的每個設計級別中採取相應預防措施，級別越高，效果越好。
[編輯本段]FPGA與CPLD的辨別和分類
FPGA與CPLD的辨別和分類主要是根據其結構特點和工作原理。通常的分類方法是：
將以乘積項結構方式構成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。
將以查表法結構方式構成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。
[編輯本段]FPGA的應用
FPGA的應用可分為三個層面：電路設計，產品設計，系統設計1．電路設計中FPGA的應用
連接邏輯，控制邏輯是FPGA早期發揮作用比較大的領域也是FPGA應用的基石．事實上在電路設計中應用FPGA的難度還是比較大的這要求開發者要具備相應的硬體知識（電路知識）和軟體應用能力（開發工具）這方面的人才總是緊缺的，往往都從事新技術，新產品的開發成功的產品將變成市場主流基礎產品供產品設計者應用在不遠的將來，通用和專用IP的設計將成為一個熱門行業！搞電路設計的前提是必須要具備一定的硬體知識．在這個層面，乾重於學，當然，快速入門是很重要的，越好的位子越不等人電路開發是黃金飯碗．
2．產品設計
把相對成熟的技術應用到某些特定領域如通訊，視頻，信息處理等等開發出滿足行業需要並能被行業客戶接受的產品這方面主要是FPGA技術和專業技術的結合問題，另外還有就是與專業客戶的界面問題產品設計還包括專業工具類產品及民用產品，前者重點在性能，後者對價格敏感產品設計以實現產品功能為主要目的，FPGA技術是一個實現手段在這個領域，FPGA因為具備介面，控制，功能IP，內嵌CPU等特點有條件實現一個構造簡單，固化程度高，功能全面的系統產品設計將是FPGA技術應用最廣大的市場，具有極大的爆發性的需求空間產品設計對技術人員的要求比較高，路途也比較漫長不過現在整個行業正處在組建」首發團隊」的狀態，只要加入，前途光明產品設計是一種職業發展方向定位，不是簡單的愛好就能做到的！產品設計領域會造就大量的企業和企業家，是一個近期的發展熱點和機遇
3．系統級應用
系統級的應用是FPGA與傳統的計算機技術結合，實現一種FPGA版的計算機系統如用Xilinx V-4, V-5系列的FPGA，實現內嵌POWER PC CPU, 然後再配合各種外圍功能，實現一個基本環境，在這個平台上跑LINIX等系統這個系統也就支持各種標准外設和功能介面（如圖象介面）了這對於快速構成FPGA大型系統來講是很有幫助的。這種」山寨」味很濃的系統早期優勢不一定很明顯，類似ARM系統的境況但若能慢慢發揮出FPGA的優勢，逐漸實現一些特色系統也是一種發展方向。若在系統級應用中，開發人員不具備系統的擴充開發能力，只是搞搞編程是沒什麼意義的，當然設備驅動程序的開發是另一種情況，搞系統級應用看似起點高，但不具備深層開發能力，很可能會變成愛好者，就如很多人會做網頁但不能稱做會編程類似以上是幾點個人開發，希望能幫助想學FPGA但很茫然無措的人理一理思路。這是一個不錯的行業，有很好的個人成功機會。但也肯定是一個競爭很激烈的行業，關鍵看的就是速度和深度當然還有市場適應能力。

Ⅳ fpga系統的設計流程

FPGA設計流程包括電路設計與輸人、功能模擬、綜合優化、綜合後模擬、實現與布局布線、時序模擬、板級模擬與驗證、調試與載入配置等主要步驟

Ⅵ 求：Altera FPGA/CPLD設計（基礎篇）/Altera FPGA/CPLD設計（高級篇）附贈光碟下載

《FPGA設計高級進階(清華大學電子工程系).pdf》網路網盤免費資源下載

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Ⅶ FPGA設計指南：器件、工具和流程的介紹

該書介紹了什麼是FPGA、FPGA如何工作、如何對FPGA編程以及FPGA設計中遇到的各種概念、器件和工具等。本書用簡潔的語言向讀者展示了什麼是FPGA、FPGA如何工作、如何對FPGA編程以及FPGA設計中遇到的各種概念、器件和工具，如傳統的基於HDL/RTL的模擬和邏輯綜合、最新的純c/C++設計捕獲和綜合技術以及基於DsP的設計流程。另外，本書還涉及大量豐富的、工程師所需的技術細節。本書適用於使用FPGA進行設計的工程師、進行嵌入式應用任務開發的軟體工程師以及高等院校電氣工程專業的師生。

Ⅷ 高級FPGA設計筆記——Chapter 3 架構能耗

本章將討論FPGA設計中的能耗問題。
相較於相同邏輯功能的ASIC，FPGA這個耗能大戶似乎與低功耗設計不沾邊。各大廠家也意識到了這一點，陸續推出了多款低功耗CPLD來作為替代。但CPLD的資源有限，限制了它的應用場景。
如今的邏輯器件大多基於CMOS技術，動態功耗取決於柵極和走線上寄生電容的充放電，其計算公式如下：

其中，I代表電流，V是電壓，C使寄生電容大小，f是頻率。
所以，降低功耗需要從後面三個參數下手。對於FPGA來講，V使固定的，除非器件，邏輯設計中無法修改；C取決於邏輯中翻轉的門的數量以及走線長度；f與時鍾頻率直接相關。所有的低功耗設計最終都歸結為C與f的優化。
在本章中，將重點就一下幾點展開討論：
1）時鍾控制對動態功耗的影響及其引起的問題；
2）輸入控制；
3）核心電壓影響；
4）雙邊觸發器設計指南；
5）減少靜態功耗。
通過最小化高翻轉率網路的布線長度來降低動態功耗需要對布局和布線進行背景討論，因此在第 15 章布局規劃中進行了討論。

在同步設計中，最有效且目前應用最廣泛的低功耗設計方法便是時鍾控制——動態地禁止時鍾在特定區域翻轉。在FPGA中常用的實現方法包括使用觸發器上的 時鍾使能引腳 或者 全局時鍾mux （BUFGMUX for Xilinx）。
可是，門控時鍾雖然可以有效地降低動態功耗，但是這會在電路實現和時序分析中造成困難。
相較於ASIC，系統時鍾對FPGA要重要的多。EDA工具正是依據系統時鍾進行優化、綜合、布局布線、STA等任務。ASIC可以自定義實現low-skew時鍾樹，而FPGA則需要在既有資源上進行設計。
門控時鍾所在區域相當於一個新的時鍾域 ，而我們希望的則是時鍾域越少越好。
時鍾偏移（skew） 是時序分析中的重要概念。各家的FPGA都有相應的時鍾緩沖技術來保證系統時鍾到各單元的skew盡可能小，也正因此原因，FPGA上幾乎很少關心hold-violation問題。但是門控時鍾會將系統時鍾從專用時鍾資源中引入普通邏輯資源，增加clk skew，可能造成hold-violation。
不同的綜合工具對這種情況有不同的應對策略。Synplify會默認移除門控時鍾，來保證時序健康；其他廠家工具則會忽略門控時鍾，按照系統時鍾去處理，除非進行了專門的約束（工具會在data信號線上加上一定delay）。

基於CMOS技術的FPGA還有一種經常被忽視的低功耗技術——降低壓擺率。理想的狀態是截止區和線性區可以瞬間切換，但在實際系統中，則必須考慮狀態轉換的時間和晶體管在轉換期間的行為。 （一頓分析，不是很懂，此處略過，直接上結論） 。
所以，為了最大限度的降低輸入設備的功耗，應盡量減少驅動輸入的上升和下降時間。
另外，由於引腳懸空狀態下的狀態不定，可能會處於飽和區的亞穩態點，對功耗產生災難性後果。所以，不要讓FPGA的輸入緩沖懸空。（多數廠家工具會對未定義引腳有一個默認端接，當然也可修改端接來配合信號完整性啥的）

通常情況下我們不希望把降壓作為降低功耗的一個方式，因為電壓降低也意味著性能降低，使得我們在進行時序分析的時候要從最壞的情況考慮。
此外，FPGA的核心電壓值一般為指定值的5%～10%，所以我們在操作的時候要萬分小心，確保在合法范圍內。

動態功耗與信號翻轉的頻率成正比，因此我們希望大扇出的信號的的信號效率越高越好，而最大扇出的信號正式系統時鍾。雙沿觸發器在原理上可以系統時鍾工作效率提高一倍。
但需要注意的是，需要確保所用的器件支持雙沿觸發器，否則便會生成額外的邏輯來模仿雙沿功能呢，得不償失。

連接到輸出引腳的電阻負載在具有匯流排信號、開漏輸出或需要端接的傳輸線的系統中很常見。在這些情況下，FPGA 輸出驅動器上的一個 CMOS 晶體管將需要通過這些電阻負載提供或吸收電流。
對於需要上拉電阻的輸出，計算可接受的最小上升時間以盡可能大地調整電阻。
如果有高側驅動器和低側驅動器，請確保永遠不會發生匯流排爭用，因為這會消耗過多的電流，即使一次只有幾納秒。
對於負載處帶有並聯端接的傳輸線，根據系統的要求，可以使用串聯端接作為替代，因為串聯終端沒有穩態電流耗散。
雖然串聯終端沒有穩態電流耗散，但也有缺點：

如果給定系統可以接受這些性能特徵，則串聯端接方法將通過端接電阻消除靜態功耗。

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