㈠ Cadence IC CDB-OA工藝庫轉換方法
IC610以上的版本只能夠識別OA格式的PDK，而tsmc18rf 所採用的是cdb格式，所以需要進行轉換，而IC610自帶CDB-OA轉換功能，實現很方便 。
總結寫在開頭：
對於cdb轉oa，首先找到相應cdb庫的cdb.lib文件（或其他名字的.lib文件）和相應的cdb庫文件夾，然後用virtusos自帶的tools—Conversion Toolbox進行轉換，生成新的庫文件夾，然後新建library，路徑指向這個新的文件夾即可
軟體和資料請看個人介紹
工藝庫轉換步驟如下：
1.打開virtuoso
/opt/Cadence/IC617/bin/virtuoso
2.打開tools--library manager查看當前library
3.在IC617文件夾中新建Library和OAconversion文件夾，在Library文件夾中新建1P6M_1.8V_3.3V_MM_RF
mkdir ./ Library
mkdir ./ Library /1P6M_1.8V_3.3V_MM_RF
mkdir ./ OAconversion
解壓庫壓縮包到tsmc18rf_pdk_v13d文件夾
tar –xvf tsmc18rf_pdk_v13d.tar –C tsmc18rf_pdk_v13d
4.安裝pdkInstall.pl到Library
perl ./pdkInstall.pl
1
/opt/Cadence/IC617/Library/ 1P6M_1.8V_3.3V_MM_RF（事前新建的文件夾1P6M_1.8V_3.3V_MM_RF）
5.將/opt/Cadence/IC617/Library/1P6M_1.8V_3.3V_MM_RF中cds.lib拷貝到/opt/Cadence/IC617/OAconversion/cdb
6.將這個cds.lib文件中的tsmc18rf後面的改成/opt/Cadence/IC617/Library/1P6M_1.8V_3.3V_MM_RF/tsmc18rf（事前新建的1P6M_1.8V_3.3V_MM_RF文件夾路徑）
點擊tools-Conversion Toolbox，然後點擊CDB to OpenAccess Translator
7.然後Browse中選擇/opt/Cadence/IC617/OAconversion/cdb/cds.lib，然後點擊OK
8.這時/opt/Cadence/IC617/OAconversion新生成了tsmc18rf文件夾，將原來/opt/Cadence/IC617/Library/1P6M_1.8V_3.3V_MM_RF中的tsmc18rf刪除，然後再將OAconversion新生成了tsmc18rf拷貝到其中。
9.然後在virtuoso中點擊file—new—library，選擇1P6M_1.8V_3.3V_MM_RF中的techfile
10.然後在Tools—library Manager中看，發現tsmc18rf庫已經加入
㈡ virtuoso批量修改網路名稱
將virtuoso-openlink下的database文件夾中的virtuoso.ini.sample重命名為virtuoso.ini。
然後啟動終端，cd到database目錄下，輸入virtuoso-t -fd即可啟動服務。
在瀏覽器中輸入http://localhost:8890進入8890埠網頁即可打開其初始頁面。
點擊conctor，輸入用戶名和密碼（都是dba），可進入資料庫服務頁面。
㈢ ic61帶寬
因為ic帶寬需要更多內存。ic電路工作時的完整過程：當電路處於初始狀態時，C、D兩點的電位為高電平，通過二輸入與非門輸出低電平，此時M1、M2、M7、M8導通，M3、M9截止，A和B點為高電平，所以M6和M12導通，M4和M10截止，當 \[{f_{ref}}\] 先到高電平時，M2截止，M5導通，此時C點被拉到低電位；當 \[{f_{div}}\] 也迎來高電平時，下半部分的電路將會重復上述過程同，使得D點也處於低電位，此時C、D點通過與非門輸出高電平，M3、M9導通，A、B兩點被接到低電平，M4、M10導通，C、D又回到高電平，最終UP和DN輸出低電平，回歸原始狀態。下面是在cadence中的電路圖,這里說明一下，因為此次計劃在IC61中進行設計，而IC61中只有TSMC 65nm的庫，所以之後的電路結構會有所限制，主要是mos管電源電壓只有1.2 的限制。
FIG.3 PFD整體電路圖
FIG.4 TSPC D觸發器
數字邏輯電路的設計相對比較簡單，晶體管的W和L按照最小尺寸設定，而後搭建測試電路，如下圖所示， \[{f_{ref}}\] 和\[{f_{div}}\] 分別連接一個脈沖源，頻率都是1MHz，占空比為50%，相位延遲通過時間延遲來體現，在本圖中，在 \[{f_{ref}}\] 的輸入脈沖源中延遲時間delay time可以表示為
\[\frac{{360 + T}}{{360*f}}\] ,其中T表示為延遲的相位（角度），f為信號的頻率。
㈣ 請教Cadence Virtuoso安裝方法
先將安裝包解壓到指定文件夾中,W7系統直接運行安裝程序,W8系統以管理員身份運行安裝程序,然後按提示安裝即可。
㈤ virtuoso drc產生的文件放在哪裡
放在存放工藝庫文件的文件夾中。Virtuoso是Cadence公司推出的用於模擬或者數字混合電路模擬和射頻電路模擬的專業軟體。