rs码简介与编译码算法综述

㈠ 关于RS码的英文论文，急啊

摘要：提出了基于欧氏算法和频谱分析相结合的RS码硬件编译码方法；利用FPGA芯片实现了GF（2 8）上最高速率为50Mbps、最大延时为640ns的流式译码方案，满足了高速率的RS编译码需求。
关键词：RS码 FPGA 伴随式 关键方程 IDFT

差错控制编码技术对改善误码率、提高通信的可靠性具重要作用。RS码既可以纠正随机错误，又可以纠正突发错误，具有很强的纠错能力，在通信系统中应用广泛。由于RS码的译码复杂度高，数字运算量大，常见的硬件及软件译码方案大多不能满足高速率的传输需求，一般适用于10Mbps以下。本文提出的欧氏算法和频谱结构分析相结合的RS硬件解码方案，适用于FPGA单片实现，速率高、延迟小、通用性强、使用灵活。笔者在FPGA芯片上实现了GF（2 8）上符号速率为50Mbps的流式解码方案，最大延时为640ns，参数可以根据需要灵活设置。

1 RS码的结构

码字长度为N=q-1(q=2i)，生成多项式为，αi∈GF(q)的RS码有最小码距δ=2t+1，能够纠正t个随机或突发错误[1]。本文列举的方案测试中采用的RS码主要参数为N=255、m0=0、t=8，其中GF（2 8）的生成多项式为g（x）=x8+x4+x3+x2+1。由于RS码的编码逻辑结构比较简单，文中仅给出仿真结果。

2 RS码的译码算法

RS译码算法一般分为三步：伴随式计算、关键方程获得和错误图样的求解。其中关键方程的获得是RS译码中最困难、最为关键的一步。

在利用伴随式求解关键方程时，BM算法和Euclidean（欧氏）算法是两种较好的选择。BM算法涉及大量的变量存储和复杂的逻辑控制，适用于软件编程而不适合硬件实现。欧氏算法数据存储量少、控制便捷，适合硬件实现。且采用欧氏算法确定关键方程所需时间与错误个数成正比，因此从处理时间上考虑，欧氏算法也是较好的选择。

在获得关键方程后，采用时域处理方法，需要大量的运算单元和控制电路，在硬件实现中是不可取的。而采用频谱结构分析方法，利用最短线性移位寄存器综合及离散傅氏逆变换进行处理，逻辑简单、耗时少，适合硬件实现。虽然在傅氏变换时需要较多的逻辑单元，但对GF（2n）在n<10的情况下，变换域译码器要比时域译码器简单得多。因而本文提出欧氏算法和频谱结构分析相结合的方案，并在实践中获得了较好的效果。

Euclidean算法[3]步骤如下：

（2）按所列方法进行迭代

3 方案流程

方案流程框图如图1所示。

3.1 伴随式S0,S1,…，S2t-1的计算

令r1,r2，…，rn为接收到的RS码字，根据系统码监督矩阵的特性，可构造如图2所示伴随式计算电路Si=（（（r1αi+r2）αi+r3）αi…+rn，从而实际伴随式序列的计算。

3.2 利用伴随式确定关键方式

Euclidean算法的难点主工在于迭代计算过程中存在的被除数多项式和除数多项式长度的不确定性，使每次计算中产生的商序列的长度不等，以及因此可能涉及到的不定长多项式的相乘和相加问题，增加了硬件设计的难度。系统采用了嵌套双循环的方法，利用'时钟产生2'控制外循，'时钟产生1'控制内循环，从而优化了算法，得到了问题的解决方案。在获得伴随式的基础上，图3电路可具体完成Euclidean算法对关键方程的求解σ（x）=σtxt+σt-1xt-1+…+σ1x+1。

3.3 利用最短线性移位寄存器综合和离散傅氏变换获取错误图样

在得到关键方程后，首先应进行错误位置（关键方程的根）的确定，这样可减小电路的规模；利用钱搜索[1]（工程上求解σ（x）根的实用方法）的方法可以简捷的确定错误位置。然后，启动最短线性移位寄存器综合和离散傅氏逆变换，经过N次（运算所在域的长度）迭代，即可求得对应各个错误位置的错误图样，如图4所示。用错误图样对接收码字进行纠错，就可得到正确的信息序列。

3.4 RS编译码在FPGA上的实现

有限域的乘法、加法运算单元和各模块的控制逻辑设计是系统成功的关键。涉及有限域的各个运算单元的运算速度制约了译码器的速度，而控制逻辑引导了译码的流程。硬件电路的软件开发工具给设计复杂电路提供了简捷思路。系统采用了QUARTUS与第三方软件相结合的方法，用VHDL语言设计了大部分功能模块。特别是在乘法器设计中，乘数确定、被乘数不定的有限域乘法器，经逻辑综合和优化设计后，运算速度可分别在6.8ns和11.6ns内完成，完全可以满足系统符号速率50Mbps的要求。应该指出，系统速度的进一步提高受到求逆运算的限制，求逆运算没有明确的数学结构（通常采用查表的方法），这是制约运算速度的瓶颈。但针对流式译码算法，上述结构已能满足要求。

4 仿真结果

4.1 编码器的仿真

仿真的时钟频率为50MHz，在EN为高电平时输入信息有效。为简单起见，采用系统码的缩短型，即信息为（00，00，…，00，02，01，02）.编码器的仿真结果如图5所示。其中，IN为输入信息，CLK为系统时钟，C为编码输出（输入和输出均为16进制）。

4.2 译码器的仿真

首先，给出系统的仿真全貌，如图6所示。其中C为接收到的RS码，SP为伴随式S15,shang为运用欧氏算法得到的商序列，SeryDA为S序列，anssd和ERTD分别对应码字可能存在的第四个错误位置和错误值，仿真中的接收码在位置（105，106，107，108，109，110，111，112）上错误均为（01）HEX。

伴随式的计算结果：S15，S14，…，S1，S0为（FD，8D），CE，4A，51，B2，A1，CA，C4，0D，73，56，A6，F5，01），图6和图7中的sp即为S15。

这里重点给出利用伴随式计算关键方程的电路仿真结果，如图7所示。当输入伴随式结果以后，运算电路启动，在计算商序列的同时进行联接多项式的迭代运算。欧氏算法的商序列shang为：（FF，58），（37，92），（50，45），（E9，C7），（F4，B9），（5D，33），（87，8F）。当满足终止条件以后显示标志QQC，同时，给出关键方程系数如图7中（AI，AH，AG，AF，AE，AD，AC，AB，AA）即（00，19，2E，EC，A8，AD，41，E6，95），对应有限域上的表达式为：

δ（x）=α193x7+α130x6+α122x5+α144x4+α252x3+α191x2+α160x+α184;有解为（α105，α106，α107，α108，α109，α110，α111），与假定错误位置完全一致。然后求解S序列，同时针对各错误位置进行IDFT，就可以得到对应的错误值。图6中anssd和ERTD表示位置108上存在的错误为（01）HEX。

图5 编码器仿真结果

系统仿真表明，译码器获得的错误位置和错误图案与实际假设的错误位置（105，106，107，108，109，110，111）和错误值（01）HEX完全一致。

基于APEX架构的可编程单芯片RS编译码硬件解决方案在中国普天集团西安蓝牙通讯设备有限公司的二次群无线扩频通信机的改造项目中得到了应用。它可用于离散译码、流式译码，在添加一级缓存的基础上，同样适用于连续译码。

Abstract : Euclidean algorithm based on the combination of spectral analysis and RS hardware encryption; FPGA chip by GF (2 8), maximum rate of 50Mbps. 640ns delay the flow of the biggest decoding program to meet the demand for high-speed RS encryption. Keywords : RS-key equations with FPGA technology to improve IDFT error control coding error rate. improve communications with the reliability of an important role. RS random error correcting codes can also be corrected burst error correction capability is strong, widely used in communication systems. As RS decoder complexity, the number of large amount of computation. Most common hardware and software decoding program can not meet demand for high-speed transmission. Following are generally applicable to 10 Mbps. Euclidean algorithm and the proposed combination of spectral analysis RS hardware decoding program FPGA chip to achieve that rate, small delay, a strong and flexible. I realized in FPGA GF (2 8) symbols, the flow rate of 50Mbps decoding program maximum delay of 640ns, parameters can be set up based on the need for flexibility. 1 RS code word length of the structure N=q-1 (q=2i) for generating polynomial. α i ∈ GF (q) from the RS code with the smallest δ =2t+1. t random or unexpected error correction [1]. This paper listed in the test parameters for the RS code N=255, m0=0, pH7.5. which GF (2 8) for generating polynomial g (x) =x8+x4+x3+x2+1. As RS encoder logic structure is relatively simple, text only give the simulation results. 2 RS RS code decoding algorithm generally consists of three steps : With computers, The key equation solving and design errors. RS decoding is the key equation is the most difficult and most crucial step. With the use of key-solving equations, BM algorithm and Euclidean (Euclidean) algorithm is two better choices. BM algorithm involves a large number of variables to store and complex control logic applies to software programming without appropriate hardware. Euclidean algorithm for data storage less control convenient and suitable hardware. Also use the Euclidean algorithm to determine the key equation is proportional to the number of errors and the time required, from time to consider. Euclidean algorithm is a good choice. Access to the key equation, using time-domain approach requires a large amount of computational moles and control circuit the hardware is not desirable. Using spectrum analysis method, the shortest inverse linear shift register integrated and discrete Fourier transform, simple logic and less time suitable hardware. While the Fourier transform need more logic unit, but GF (2n) n <10 in the circumstances, Domain encoder decoder is much simpler than the time domain. Euclidean algorithm, and therefore this paper combine spectrum analysis program, and to gain better results in practice. Euclidean algorithm [3] The following steps : (2) 3 iterative methods listed in the program flow program flow chart shown in Figure 1. With 3.1 - S0, S1,…, S2t-1 calculated so r1, r2,…, rnΔyn to receive the RS code word, Under supervision of the character matrix code system. Construction can be calculated as shown in figure 2 with Si= circuit (((r1 - i+r2) - i+r3) - i… +rn. With so that the actual sequence of calculations. With 32,000 officially confirmed the key ways to use the Euclidean algorithm for the main difficulty lies in the iterative process of calculation and arithmetic polynomial length polynomial dividend, the uncertainty Thus, each calculation of the length of the serial range and thus may be involved in the multiplication of polynomials and the sum of variable length. increase the difficulty of hardware design. Two of the nesting cycle system using the method of 'Clock 2' control through. 'Clock 1' inner loop control, optimize the algorithm, a solution to the problem. The ceremony was accompanied by the foundation, Figure 3 circuit can be completed Euclidean algorithm specific key equations of σ (x) = σ txt+ σ t-1xt-1+… + σ 1x+1. 330 linear shift register using the shortest access to integrated and discrete Fourier transform has been key in the wrong design equation, First, should the wrong location (the root of the key equation) determined that this will rece the size of circuits; use the money to search [1] (works for σ (x) root practical method), a simple method to determine the wrong location. Then, shortest start inverse linear shift register integrated and discrete Fourier transform, through N (computational domain where the length) iteration. be all wrong location corresponding to the wrong design, as shown in figure 4. Drawing on the takeover code used for correcting mistakes. can get the correct message sequence. RS 3.4 encryption in the FPGA to achieve limited domain multiplication, Adder moles and the molar design of the control logic systems is the key to success. Operation of the various moles involved in the limited domain of the decoder speed computational speed constraints, and control logic guiding the decoding process. Hardware complexity of circuit design software development tools to provide a simple idea. QUARTUS system with a combination of third-party software. VHDL design of most functional moles. especially in the multiplier, multiplier determined. multiplicand volatile finite field multiplier, logic synthesis and optimization design, 11.6ns 6.8ns and the computational speed can be completed. Symbol rate of 50Mbps system can meet the requirements. It should be noted that further improve the system by inverse calculation speed restrictions no clear inverse calculation of the mathematical structure (look-up table method is usually used). This is a bottleneck restricting the operation speed. However, in view of flow algorithm. the structure can meet the above requirements. 4 simulation results of the simulation 4.1 encoder clock frequency of 50MHz. EN input to the generator when the information effectively. for the sake of simplicity, the use of the shortened code systems, information (00, 00…, 00,02,01,02). The simulation results shown in Figure 5 encoder. Among them, IN to input information, for the system clock CLK, C coding output (both input and output, 16-ary). Simulation 4.2 Decoder First, The simulation gives the whole picture, as illustrated in figure 6. C for receipt of the RS code, as with SP-S15. shang Euclidean algorithm for the use of the serial, SeryDA S Series, anssd ERTD corresponding code and the fourth may be wrong position and erroneous values Simulation code in the receiving position (105,106,107,108,109,110,111. 112) were wrong (01) HEX. With results like : S15, S14,…, S1. S0 (FD,8D) CE,4A,51, B2, A1, CA, C4,0D,73,56, A6, F5,01) Figure 6 and Figure 7 sp namely the S15. With the focus here is calculated by using the key to the equation circuit simulation results shown in figure 7. When the input syndrome result, the circuit operation in the calculation of serial link at the same time polynomial iteration. Euclidean algorithm serial shang : (FF,58), (37,92), (50,45). (E9, C7), (F4, B9), (5D,33), (87,8F). When shown signs QQC meet after the termination conditions, while the key equation coefficients is given in Figure 7 (AI AH AG. AF, AE, AD, AC, AB, AA) : (00,19,2E, EC, A8, AD,41, E6,95) limited domain corresponding to the formula : δ (x) = α - 122x5+ 130x6+ 193x7+ α - α 191x2+ 252x3+ 144x4+ α - α 184; 160x+ Solution (α 105, - 106, - 107, - 108, - 109, - 110, - 111). exactly the same position with the wrong assumptions. And then the S Series, IDFT against the wrong location, it could be the wrong response value. 6 anssd ERTD plan and said there is the wrong position for the 108 (01) HEX. Figure 5 encoder System Simulation results show that Decoder the wrong place and wrong patterns and the actual position of the erroneous assumption (105,106,107. 108,109,110,111) and the wrong values (01) HEX totally consistent. RS APEX structure based on a programmable chip encryption hardware solutions in China Putian Group Limited, the second group Xi'an Bluetooth wireless communication equipment spread spectrum communication mechanism has been applied to the reconstruction project. It can be used for discrete decoding, streaming decoding, in addition to the basic level cache, the same applies to successive decoding.

㈡ RS编码的RS码简介

编码过程首先在多个点上对这些多项式求冗余，然后将其传输或者存储。对多项式的这种超出必要值的采样使得多项式超定（过限定）。当接收器正确的收到足够的点后，它就可以恢复原来的多项式，即使接收到的多项式上有很多点被噪声干扰失真。
RS(Reed-Solomon)码是一类纠错能力很强的特殊的非二进制BCH码。对于任选正整数S可构造一个相应的码长为n=qS-1的 q进制BCH码，而q作为某个素数的幂。当S=1，q>2时所建立的码长n=q-1的q进制BCH码，称它为RS码。当q=2m(m>1)，其码元符号取自于F(2m)的二进制RS码可用来纠正突发差错，它是最常用的RS码。

㈢ 什么是RS码

RS码是多进制BCH码的一个特殊子类。它的主要优点是：特别适合用于多进制调制的场合，和适合在衰落信道中纠正突发性错码。

㈣ rs码的编码译码matlab程序

一般算法就可以

㈤ RS编码的RS码的应用

里德-所罗门码被广泛的应用于各种商业用途，最显着的是在CD、DVD和蓝光光盘上的使用；在数据传输中，它也被用于DSL和WiMAX；广播系统中DVB和ATSC也闪现着它的身影；在电脑科学里，它是第六层标准RAID的重要成员。

㈥ RS解码是什么

RS码是一种纠错能力很强的多进制BCH码,能够纠正随机错误和突发错误,广泛应用于各种差错编码中。针对不同的码型,保密通信中的首选码型为RS(31,15)码。该文分析了这种编解码方法的基本原理以及编解码算法的运算步骤,并利用Verilog硬件描述语言在FPGA硬件平台上完成了编解码实现,验证了编解码的正确性,并使用流水线技术优化设计。

㈦ 如何使用matlab通讯工具箱的函数实现RS编译码

rsenc RS编码器

rsdecof 将RS编码的ASCII文件解码

rsencof 对一个ASCII文件进行RS编码

主要使用这几个函数，你仔细看看
祝你愉快，满意请采纳。

㈧ 有人知道最简单的RS编码实现吗

RS编码是一种多进制编码技术,适合于存在突发错误的通信系统。RS解码技术相对比较成熟,但由RS码和卷积码构成的级联码在性能上与传统的卷积码相比较提高不多,故在未来第三代移动通信系统采用的可能性不大...
RS是“Reed-Solomon”（里德-所罗门）的缩写。RS码是一种线性分组循环码，它以长度为n的一租符号（symbols）为单位处理（通常n=8bit，称为编码字），组中的n个符号是由K个欲传输的信息符号按一定关联关系生成的。由于n个符号中还应包含误码保护信息，所以要求k＜n编码形式用（n，k）表示，因此，当n=8时，共有28=256种符号，用十进制表示的符号范围是0-255。这256种符号组成一个有限域（称伽罗华域）GF（28）。一般地，当有限域是二元域GF（2）的扩域时用GF（2m）表示。在GF（2m）域中，能纠正T个错误的（n，k）RS码。所谓1个符号的错误可以是指符号中的1bit发生错误，也可以指符号中的若干bit甚至所有mbit都发生错误。可见，RS码具有极强的随机错误和突发错误纠正能力。正因为RS码性能优良，同时由于近年来VLSI技术发展，使原来非常复杂、难以实现的解码电路集成化，目前，功能很强的、长RS码的编码器芯片也商业化了。因此RS码得到广泛应用。
下载

㈨ RS编码的RS码的参数

一个RS码有以下几个参数：
奇偶校验长度：n-k=e个符号
通过缩短，（n,k)RS码的长度可以减少到具有相同符号长度的（n',k'）RS码，期中n'和k'分别小于或者等于n和k。

㈩ rs码的编译码算法怎么用simulink实现

看看书：
doi：10.3969/j.issn.0490-6756.2000.06.014
作者：陶德元 何小海 吴志华
Author：TAO De-yuan HE Xiao-hai WU Zhi-hua
作者单位：四川大学电子信息学院，成都 610064
刊 名：四川大学学报(自然科学版) ISTICPKU
Journal：JOURNAL OF SICHUAN UNIVERSITY
年，卷(期)：2000, 34(6)
分类号：TN914.31
关键词：RS码伽罗华域非二元码编码译码
Keywords：RS codeGF regionnonbinary codeencodingdecoding
机标分类号：TP3 TN9
在线出版日期：2004年1月8日