⑴ ISE综合问题
消耗的LUT数目远多于寄存器数目是因为
很多两个FF之间的逻辑是超过4输入的函数 所以需要两个以上的LUT 从而使总的LUT数大于FF数
报告里的消耗的slices是指包含的任意资源被使用的slice 比如你需要用到2个LUT和2个FF 而实现结果可能是最多用到4个slice 每个slice都使用了一部分
你这里的“slices数多于LUT数的一半”就是因为有一些slice里只用了一个LUT
我用的ise14.x的报告里就有这部分
Number of LUT Flip Flop pairs used
Number with an unused Flip Flop
Number with an unused LUT
Number of fully used LUT-FF pairs
⑵ xilinx ise为什么我的process窗口和source窗口不见了急！！ise
Layout->load default layout(通常是第一个选择)，就可以让你随意更改的工具们恢复原样。
⑶ Xilinx ISE 编译时,place & route 很慢.
个人看法，有两种可能：
1. 你的工程占用资源较多，随着资源的消耗，如果工程很大，ISE需要反复将之前布线好的部分进行优化，以腾出空间给后面的逻辑，所以越到后来布通所花费的时间就越长；
2. 你的约束中有较为苛刻或是不合理的时序约束，ISE需要花大量的优化计算去满足你的约束。
欢迎讨论。
⑷ 请问一下在ise中写了一个VHDL程序，该怎么分析资源占用情况和时间特性（端口到端口延迟）
用ise综合后，综合报告里面资源占用情况，用floor planer可以查看每个模块的资源占用情况，在Timing Report可以查看时间特性
⑸ ISE软件怎么进行xilinx的FPGA芯片资源的估算是综合，布局布线后，还是其他环节，哪个窗口观察
在布局布线之后，点击Project->Design Summary/Reports，或者直接点击工具栏中的“∑”符号，就可以在Device Utilization Summary窗口中看到FPGA的资源占用情况了。
⑹ 在ISE中调用了IP核 怎么查看资源利用率
生成ip核后在相应工程文件夹下找到ip文件夹，里面的.
⑺ ISE编译时间太长，怎么办
写好项目，文件之后，在左侧的Sources 点击主文件，下框自动显示Processes，请点击Implement Design的 “+” , 再右击 Implement Design, 选择 Run, Rerun 或者 Run All 即可！(参考版本Ise-V10.1)
⑻ 如何提高ISE的编译速度
如果你的cpu够强你应该学会如何利用好它来加速你的代码编译速度，那么你怎么才能够最大限度让你的cpu发烧呢？
下面是一个对比：
比如我的cpu是i7 3770k，
编译cocos2d-x的libcocos2d工程：
不优化：
1>Time Elapsed 00:01:35.25
优化后：
1>Time Elapsed 00:00:21.66
效果显着！！！
参考网页：
Visual Studio 2010中C++并行构建调优(1)
http://developer.51cto.com/art/201003/189235.htm
1>cl : Command line warning D9030: '/Gm' is incompatible with multiprocessing; ignoring /MP switch
解决办法是：
Properties -> Configuration Properties -> C/C++ -> Code Generation -> Enable Minimal Rebuild -> No(/Gm-)
Properties -> Configuration Properties -> C/C++ -> Geneal -> Multi-processor Compilation -> Yes(/MP)
一些含义和拓展资料：
Enable minimal rebuild
通过保存关联信息到.IDB文件，使编译器只对最新类定义改动过的源文件进行重编译，提高编译速度
Enable Incremental Compilation
同样通过.IDB文件保存的信息，只重编译最新改动过的函数
/MP (Build with Multiple Processes)
http://msdn.microsoft.com/en-us/library/bb385193.aspx
/Gm (Enable Minimal Rebuild)
http://msdn.microsoft.com/en-us/library/kfz8ad09.aspx
⑼ ISE的verilog编程问题
reg m=0;
led=8'b00000001;
这两句都有语法错误：
reg只能声明 不能同时赋值
led是输出 怎么能直接赋值？
always@(posedge clk or negedge res) 这个里面对led的赋值必须使用 <=
⑽ ISE和Modelsim编译仿真库的时候 到12%左右就出现这些问题了，下边还有好多类是的问题，烦死了！求助啊！
project加载有问题，似乎还有语法问题，可以现在modelsim中编译检查，成功之后再从xilinx ise中调用modelsim进行仿真