‘壹’ 谁能缩短大容量FPGA的编译时间
1）加大内存，最少大于8G，最好16G以上
2）换新的多核CPU微机
3）工程加约束，约束越清晰，软件编译的目的性越明确，时间越快。另外就是约束不能太过，比如100MHz的工作频率，约束到150MHz，这样会增加编译综合的难度。
‘贰’ FPGA的signaltap2编译太慢,如何去掉
将那个文件从工程里面移除就好了，也可以去工程设置里面禁用signaltap，你可以找找看，最直接就是移除，需要的时候再添加。
‘叁’ altera的fpga编译时,手时钟约束选项怎么设置
对SDC网表文件进行时钟约束
‘肆’ fpga完成32位加法运算需要多长时间
你的时钟速度有多快，FPGA的运算速度就有多快，但是前提是你的FPGA可以跑到这么快，一般的FPGA跑400M速度没问题，如果是400M的速度，那么32的加法只需要2.5ns就可以出结果，即时钟的一个周期。
‘伍’ FPGA的#1单位时间要怎么算
格式：`timescale<时间单位>/<时间精度>
时间单位参量是用来定义模块中仿真时间和延迟时间的基准单位的。时间精度参量是用来声明该模块的仿真时间的精确程度的，该参量被用来对延迟时间值进行取整操作（仿真前）。因此该参量又可以被称为取整精度。
编译器一旦遇到某个编译指令，则该指令将在整个编译过程中有效，直到编译器遇到另一个相同的编译指令为止。比如在每个mole文件前加上`timescale编译指令，就可以保证该文件中的延时信息受其自身文件中的`timescale编译指令指导，否则在编译过程中，该模块将沿用上一个`timescale的值，或者使用缺省值。
例： `timescale 1ns/100ps
Assign #1.16 A_xor_wire = eq0 ^eq1;
如果采用`timescale 1ns/100ps编译指令，由于延时单位是1ns，最小时间精度为100ps，即0.1ns，根据四舍五入规则，1.16ns实际对应1.2ns延时；如果采用`timescale 1ns/10ps编译指令，由于延时单位是1ns，最小时间精度是10ps，即0.01ns，则1.16ns实际对应1.16ns延时。
‘陆’ quartus ii13.1与13.0有什么区别
Altera公司今天宣布发布Quartus® II软件13.1版，通过大幅度优化算法以及增强并行处理，与前一版本相比，编译时间平均缩短了30%，最大达到70%，进一步扩展了在软件效能方面的业界领先优势。软件还包括最新的快速重新编译特性，适用于客户对Altera Stratix® V FPGA设计进行少量源代码改动的情形。采用快速重新编译特性，客户可以重新使用以前的编译结果，从而保持性能，不需要前端设计划分，进一步将编译时间缩短了50%。
软件和IP产品市场主任Alex Grbic评论说：“我们的Quartus II软件一直能够随每一代FPGA产品一起发展，这是源于我们一开始便设计好的优异成熟的软件体系结构。采用Quartus II最新版软件的新功能以及增强特性，我们高端FPGA的编译时间比竞争产品快2倍，性能提高了20%。”
这一最新版还增强了高级设计工具，扩展了Quartus II软件的领先优势，因此，客户提高了效能，受益于Altera器件前沿的功能。Quartus II软件13.1版增强了其Qsys系统集成工具、DSP Builder基于模型的设计环境，以及面向OpenCL™的Altera SDK。
·Altera Qsys系统集成工具自动连接知识产权(IP)功能和子系统，从而显着节省了时间，减轻了FPGA设计工作量。使用Qsys，设计人员能够无缝集成多种业界标准接口，包括，Avalon、ARM® AMBA AXI、APB和AHB接口，加速了系统开发。在Quartus II软件v13.1中，Qsys增强了系统可视化能力，支持同时查看Qsys系统的多个视图，进一步提高了效能。这样，通过在新外设中增加或者连接组件，更容易修改您的系统。
·面向OpenCL的Altera SDK现在全面投产，是业界唯一通过一致性测试的FPGA OpenCL解决方案，符合Khronos集团定义的OpenCL规范。它提供了软件友好的编程环境，在Altera优选电路板合作伙伴计划电路板上使用FPGA，或者使用Altera Cyclone® V SoC开发板时，支持在Altera SoC上设计高性能系统。
·Altera DSP Builder设计工具支持系统开发人员在其数字信号处理(DSP)设计中高效的实现高性能定点和浮点算法。为工程师在设计过程中提供更多的选择，更加灵活的设计，Altera DSP Builder高级模块库现在可以集成到MathWorks HDL Coder中。对快速傅里叶变换(FFT)处理的改进包括运行时长度可变FFT，以及10GHz极高数据速率的超采样FFT，以优异的性能和多种灵活的选择来实现这些通用DSP功能。
Quartus II软件13.1版包括Altera同类最佳的IP，延时降低了70%，资源利用率提高了50%以上，同时保持了客户的性能不变，也保持了最常用和性能最高的IP的吞吐量。这些IP内核包括10G、40G和100G以太网，以及25G至150G Interlaken。
关于Quartus II软件v13.1特性的详细信息，请访问Altera的Quartus II软件新增功能网页。
价格和供货信息
现在可以下载订购版和免费网络版的Quartus II软件v13.1。Altera的软件订购程序将软件产品和维持费用合并在一个年度订购支付中，简化了获取Altera设计软件的过程。Quartus II软件订户可以收到ModelSim®-Altera入门版软件，以及IP基本套装的全部许可，它包括Altera最流行的IP (DSP和存储器)内核。一个节点锁定的PC许可年度软件订购价格为2,995美元，可以通过Altera的eStore购买。
对于一个节点锁定的PC许可，面向OpenCL的SDK年度软件订购的价格是995美元。关于OpenCL的Altera优选电路板合作伙伴计划及其合作伙伴的其他信息，或者希望了解所支持的所有电路板的详细信息，并进行购买，请访问Altera网站的OpenCL部分。
‘柒’ 您好，我是fpga的初学者，想请教一下 怎么设定一个verilog程序的运行时间呢
fpga和你之前学过的单片机之类的不一样的
labview里是有设定程序的运行时间这个说法
但是fpga没有，fpga的运行时间是根据你用的开发板的，现在比较常见的就是50MHZ的时钟，就是20ns一个clk。你可以通过分频来获得想要的时钟频率
当然你在仿真的时候可以直接改变某个输入的时钟频率，至于怎么改要看你用的是哪个软件了
‘捌’ 从开始学到独立FPGA开发需要多长时间
首先考虑你开始学是有人带领还是自己独立自学的？如果是有人带你学习，那么相对于独立学习还是要快很多的，一般是快一倍差不多，因人而异了这个。
其次，独立的FPGA开发你所指的项目难度如何？如果不是很难，简单的一些项目的话，那会很快，因为网络上面资料比较齐全，如果是大型项目，你一个人是很难解决的，这个时候就需要团队合作了。
综上所述，如果有人带领学习，并且项目简单，比如实现简单接口，踏实点的话4个月可以搞定，如果没人带领，起码半年。如果是大型项目，这个就要考虑很多因素了，市场需要，一般比较快，很多人会同时开发的，不可估量，呵呵，抱歉。
再我就是要说的，做技术的，最重要的就是踏实，浮躁只会让你学到一些浅显的东西的。并且，学习FPGA，基础非常重要，你首先需要将这些踏踏实实的吸收后，才能真正的去理解FPGA并设计很好的项目：数电，verilog/vhdl，数学算法。
另外，祝你成功！
‘玖’ 求助：FPGA编译时 出现下面提示 什么原因呢
你的设计中估计有类似循环嵌套的问题
工具检测到了大量的逻辑需要编译，提示你很可能需要很长时间才能编译完成
估计是有不合理的模块迭代造成的
例如一个模块调用自己
‘拾’ fpga生成的bit文件如何设置时间
Bit文件所对应的FPGA芯片信息，如型号，封装等Bit文件所对应的FPGA工程的顶层设计名称Bit文件所生成的时间，所以我们引入建立时间(setuptime)来约束在时钟上升沿到来之前输入D保持稳定的时间。