㈠ 如何在VIVADO中编译仿真库
1、选择vivado菜单“Tools”——>“Compile Simulation Libraries...”命令。
2、在弹出的对话框中设置器件库编译参数，仿真工具“Simulator”选为ModelSim，语言“Language”、库“Library”、器件家族“Family”都为默认设置All（当然也可以根据自己的需求进行设置），然后在“Compiled library location”栏设置编译器件库的存放路径，这里选择新建的vivado2014_lib文件夹，此外在“Simulator executable path”栏设置Modelsim执行文件的路径，其他参数默认。
3、设置好参数后点击“Compile”按钮开始器件库的编译。
4、器件库编译结束后给出编译报告，从报告中看出0个警告和0个错误。
5、打开vivado2014_lib文件夹，便可以看到已经产生了器件库。
㈡ 如何使用vivado isim仿真
使用vivado isim仿真的方法和过程如下：
1) 测试平台建立；
a) 在工程管理区点击鼠标右键，弹出菜单选择New Source，弹出界面； b) 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT；
c) 选择要仿真的文件，点击NEXT；
d) 点击“FINISH”，就生成一个Verilog测试模块。
ISE能自动生成测试平台的完整构架，包括所需信号、端口声明以及模块调用的实现。所需要完成的工作就是initial….end模块中的“//Add stimulus here”后面添加测试向量生成代码。
这里给出示例测试代码，将其添加于//Add stimulus here处
#100;
SW = 7;
#100;
SW = 11;
#100;
SW = 13;
#100;
SW = 14;
2) 测试平台建立后，在工程管理区将状态设置为“Simulation”；选择要仿真的文件名，
过程管理区就会显示“Isim simlator”；
3) 下拉“Isim simlator”，选择“Simulate Behavioral Model”，单击鼠标右键，现在“Process Properties”可修改仿真远行时间等。
4) 修改后，直接双击“Isim simlator”中的“Simulate Behavioral Model”进行仿真。
检查仿真结果是否达到预期设计目标。
Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。
㈢ vivado 修改了xdc文件需要重新编译综合吗
vivado 修改了xdc文件需要重新编译综合
Vivado Logic Analyzer的使用
chipscope中，通常有两种方法设置需要捕获的信号。
1.添加cdc文件，然后在网表中寻找并添加信号
2.添加ICON、ILA和VIO的IP Core
第一种方法，代码的修改量小，适当的保留设计的层级和网线名，图形化界面便于找到
需要捕获的信号。
第二种方法，对代码的改动量大一些，同时需要熟悉相关IP的设置，优点是，可以控制
ICON,并调用VIO。
与之类似，Vivado也有着两种方法进行设置。
1.在综合后的网表中寻找相关信号，右键点开菜单，然后设置mark debug
2.添加ILA，VIO的IP Core
第一种方法与chipscope的第一种方法极为类似：
1.都需要综合后才能设置；
2.都需要保留一定的设计层级或者网线名来便于寻找信号；
3.并非所有信号都可以被捕获，不能捕获的信号，chipscope中是显示为灰色，vivado
中是没有mark debug的选项在右键菜单中；
第二种方法就更为类似了，vivado可以兼容ISE的IP，所以可以直接调用chipscope的相
关IP，调试时也只是用Chipscope，另外可以使用Vivado自己的ILA IP，来进行设计，
但最大的问题是Vivado不提供ICON的IP以供选择，进一步埋没了ICON的地位。
另外，早起的Vivado IP Catalog提供Chipscope的ICON、ILA和VIO IP Core可以选择，目前已经取消了这些IP，只支持Vivado自己的ILA/VIO IP Core。
这里提供一个非常简单的设计代码，用于Vivado Logic Analyzer的研究。
㈣ vivado软硬件结合工程中怎样观察信号变化
Debug分为3个阶段：
1. 探测信号：在设计中标志想要查看的信号
2. 布局布线：给包含了debug IP的设计布局布线
3. 分析：上板看信号
一 探测信号
探测信号有2种方法一种是直接在HDL源代码中用（*mark_debug = “true”*）标识出要探测的信号 另一种是 在综合过后的网表文件中添加标志。
1 .在HDL源代码中添加标志
然后点击open Synthesized Design
然后点击Tools-> Set Up Debug
点击 Next
点击Add/Remove Nets
点击find会出来所有信号。如果需要添加debug的信号，从左边框中选择所需信号，点击按 钮加到右边来。如果需要去除不需要的debug信号，从右边框中选择所需信号，点击按钮就 去除了。选好信号之后，在右下角点击Ok按钮。
在此框中为所有debug信号选择时钟域，选择debug信号，右键选择Select Clock Domain。注意每一个时钟域对应一个单独的ILA 2.0core。
在此框中选择所需时钟，点击ok
点击next
然后继续下面的Implement 流程
点击Save保存修改后的工程
后面像以前一样等工程跑结束。
2.在网表文件中添加标志
网表文件添加标志，第一步也是打开综合后设计。如下图所示
第二步是打开debug窗口
Open synthesized Design之后，有2种方法来标志debug信号
(1) 第一种方法是在Netlist窗口中选择信号，右键点击Mark Debug
(2) 第二种方法是在Tools中选择Setup Debug 推荐使用此方法
然后和前面一样继续跑工程。
二 上板调试
上板的时候选择Open hardware session ,然后Open a new hardware target
选择next
选择next
选择Next
选择FPGA来配置文件
注意移到另一台电脑看debug信号时，必须将debug_nets.ltx 文件和bit文件一起移过去。如下图红框所示
如果需要设置触发条件，选择Windows –> Debug Probes
㈤ vivado2014.2的SDK怎么生成MCS文件
以横条广告为例的广告插入实现，插屏广告同理，积分墙广告待续。
工具/原料
SDK
方法/步骤
注册下载SDK
创建项目，创建完成项目后、将会得到应用ID、应用密钥这两个字符串：
将下载下来的库添加到本地项目中，选择选项：
其次添加依赖框架、这步很重要，
所要添加的依赖框架框架：
AdSupport.framework
Security.framework
StoreKit.framework
ImageIO.framework
MapKit.framework
QuartzCore.framework
SystemConfiguration.framework
CoreTelephony.framework
CoreGraphics.framework
添加完成、编译....
最后代码实现...显示横幅广告
这里需要做3件事：
1）首先要到AppController.mm 中初始化代理
2）调用initQuMiGuangGao初始化方法
3）显示广告横幅
<1> 将所要现实的那个.cpp文件改成.mm文件
<2> 在.mm文件中把头文件包含进来
㈥ vivado编译进度怎么看
点击ProjectSummary可以查看编译进度。
点击编译后，右上角会出现运行的标志，运行结束后，会出现几个窗口，第一个是否需要编译，选择编译（默认选项），这是右上角继续处于运行状态，程序编译结束后，会询问是否要产生bit文件，此处选择产生。右上角继续运行，在文件产生后，询问是否打开设计，此处选择取消。
㈦ 如何对已经烧好的fpga进行测试
第一，在对应厂家的编译工具软件新建一个工程。
第二，将你的 VHDL文件加入工程中去。
第三，添加约束文件。
第四，编译。
第五，将编译文件通过JTAG接口下载到FPGA中。
如果一切OK，那到此为止。
如果ADC数据不正确。则：
第六，代码里面增加信号分析文件。
第七，重新编译加载。
第八，通过厂家分析工具，查看各信号是否正确。
如果找到问题，则OK。
如果没有找到问题，则抓取更多信号，重复第六，第七，第八，直到问题解决
㈧ Vivado生成edf网表
步骤：
1.将对应模块设置为top；
2.综合策略中flatten_hierarchy设置为full，打平层次；
3.综合策略中More Options设置为 -mode out_of_context，防止插入I/O Buffer;
4.进行综合，进入综合后界面；
5.在tcl Console命令行输入 write_verilog -mode synth_stub your_path/mole_name.v
6.如果不包含xilinx 官方ip，在tcl Console命令行输入 write_edif your_path/mole_name.edf
如果包含xilinx 官方ip，在tcl Console命令行输入 write_edif -security_mode all your_path/mole_name.edf
7.将生成的mole_name.v和mole_name.edf添加到工程中，就可以使用网表文件了。
注意事项：
1.步骤567中“your_path”要替换为自己的存储路径，“mole_name”要替换为自己的模块名。
2.在调试过程中，发现若生成的edf网表中包含PLL ip core，则对应的ip的时序约束会失效，建议在edf中不要使用PLL ip，可以将PLL放到网表外面；
3.在生成edf文件前，若无针对edf文件的特殊约束，请将xdc文件disable，否则可能导致约束冲突；
㈨ 如何在VIVADO中编译仿真库
您好，请问您是想知道如何在VIVADO中编译仿真库吗？