① quartus2波形图怎么设置波形代码
可以用echarts来设置。
data中的值数点与scatter一样，更久原始数据波形点数代码换成点值数组代码后，系统就会自动生成波形代码。
② quartus II仿真波形
1、打开QuartusⅡ软件，
2、选择File→New Project Wizard 新建一项工程。
3、单击Next进入。
（任何一项设计都是一项工程Project，必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，要用英文的比如存在E/eda），之后会出现三个要填的，分别E/eda，COUNT，COUNT;单击Next进入下一个，first name不填，单击Next进入对话框。在该对话框中指定目标器件，（我们选择的是QuickEDA核心板上用的Cyclone系列的EP1C6240C8。），next一直到finish
4、选择File→New ——VHDL file ，将你的编程复制进去
5、File→save as（新建个文件夹 用英文的）文件名一定要更改为COUNT（保持和实体一致，默认的文件名为VHDL1）
6、在QuartusⅡ主界面下选择Processing→Start Compilation进行全程编译，会显示“successful”
7、在QuartusⅡ主界面下选择File→New命令，打开新建文件对话框，在该对话框中选择Vector Waveform File ；
8、在Nane栏内双击鼠标左键，弹出对话框。
9、点击Node Finder 按钮5、在Filter栏选择Pins:all，点击List按钮，弹出如图所示对话框。
10、点击>>按钮，按2次OK后。
11、设置仿真结束时间。
在QuartusⅡ主界面下选择Edit→End time…，打开图示对话框，将仿真结束时间设置为20us。
12、编辑输入节点波形
1）选中clk，在工具栏中点击Overwrite Clock按钮，打开图示对话框，将CLK周期设置为50ns。
2）将clr设置为“0”（在波形图左边竖着的有个0矩形波）。（可以点击放大/缩小按钮，缩小时按右键）
13、保存仿真波形文件，File→save，按默认的保存就行
14、功能仿真。
1）在QuartusⅡ主界面下选择Processing→Simulate Tool，
2）在Simulation mode 下选择Functional，点击Generate Functional Simulation Netlist按钮。点击Start按钮开始仿真。，仿真后点击Report按钮，打开仿真结果窗口（波形就出来了），在该窗口中可以观察设计结果，功能仿真没有考虑器件的延迟时间。
③ 如何用Quartus II对用Verilog HDL语言编写的源码进行仿真
要使用QuartusII 进行仿真，首先进行代码编译。
代码输入完成后，点击start compilation按钮开始编译，编译完毕后，点击新建按钮，新建一个WaveForm文件。
然后打开Node Finder，将Pin选择为 All，然后点击 find 按钮，将会将你的代码中的所有输入输出管脚都显示出来，用鼠标选择所有管脚，拖动到WaveForm文件的波形显示框中，每个管脚的状态就都出来了，在你想要输入的管脚上设置高低电平，完毕后，点击 Start Simulation 按钮开始仿真，结束后输出管脚会显示结果。
④ quartus II编译问题
quartus II 这种编译软件有时候也是找不出错来的，你得细心点，看看标点符号什么的没错有时候也会有警告的，重新编译一下
⑤ quartus 选择哪个器件进行编译
QuartusII 是Altera公司开发的功能最强大的PLD编译工具，全面取代MAX＋PLUS
使用步骤：
一、建立工程.
1、“File”→“New Project Wizard”开始新工程的建立设置。‘NEXT’
2、指定project的路径，和project的名称，顶层文件的名称（一般与工程名相同）。
3、指定project中要include 的文件。
4、选择project中要使用的一些EDA TOOLS。
5、选择所使用的器件的家族“family” 和具体型号。
6、‘finish’ 完成工程的设置。
二、输入文件. 在工程中新建设计文件：图形文件“Block Diagram/Schematic File”，Verilog语言文 件“VerilogHDL File”
1、完成工程文件的输入,若为顶层文件，则文件名应该保存为与工程名相同。
2、编译设置:“Assignment”→“Compiler Settings Wizard”→“Next”
3、根据编译窗口的提示修改错误。
4、编译后会生成编译报告“Compilation Report”会分成如下几项：
(1) Analysis＆Synthesis语法检查，把大电路转成较小的元件
(2) Fitter 器件资源利用情况，引脚分配情况等
(3) Assembler 连线各元件
(4) Timing Analyzer 时间分析
三、仿真. 完成工程文件的编译、综合、时间、分析后就可以建立波形仿真文件进行功能仿真
1、建立仿真文件
“File”→“New”→“Other Files”→“Vector Waveform File”→“OK”
2、选择输入输出引脚
Edit→“Insert Node or Bus”→“Node Finder”，在“Filter”处选择“Pins:all”，再按下“ >>”将所有选中的引脚添加到“Seleted Nodes”框，点“OK”→“OK”完成引脚添加。可通过右键 修改引脚的显示方式、属性、初始值等参数。
3、仿真时间、栅格的设置
Edit→‘End Time’ 设置仿真结束的时间， ‘Grid Size’设置每个栅格表示的时间。仿真时间是 以建立仿真文件时给出的结束时间为准，仿真设置“Wizards”中设定的End Time没用。
4、仿真编译设置
‘Assignments’→‘Wizards’→‘Simulator Settings Wizard’→选择当前要仿真得文件
仿真文件做好后还要将其设置为当前仿真文件，才可以开始仿真。因为有时一个工程需要建立多个 仿真文件，这就需要通过设置确定仿哪个文件了。在选择仿真类型“Type of simulation”时，“ timing”代表考虑延时，“functional”表示功能型的仿真。
5、先编译后仿真
‘Processing’→‘Start Compilation＆Simulation’
6、仿真结束后会生成仿真报告“Simulation Report”
仿真结果并不是出现 在所建立得仿真文件中，在仿真报告中有独立的仿真结果。
仿真的结果总是与当前的工程文件相对应，工程文件改变后要重新仿真后才有意义。
四、将工程模块化，利用图形设计文件建立更大的工程
模块工程文件（“Block Diagram/Schematic File”或“Verilog HDL File”）编译仿真成功后就可以 将其模块化，然后在更高层次将各个模块级联起来，构成更大得工程。
1、模块化
‘File’→‘Creat/Updata’→‘Creat Symbol Files for Current File’ 然后编译器会自动将当前工程完整得编译一遍，然后生产图形模块，放在存放当前工程的文件夹里。
2、更大的工程
（1）建立工程文件
“File”→“New”→“Device Design Files”→“Block Diagram/Schematic File”→“OK”
（2）输入元件
右键→‘Insert’→‘Symbol’→可以在库文件中选，也可以通过“浏览”将已经建立图新模块的 工程加载进来。
（3）连线