卷积码编译码答辩ppt

Ⅰ 信息论与编码难不难

信息论与编码难。根据查询相关公开信息显示，《信息论与编码》编码定理得看，纠错编译码的概念看看就行，线性分组码必会，循环码，汉明码，卷积码应该不考。

Ⅱ 基于图结构应用《编码，译码器》的设计与实现 这个毕业设计应该从什么思路下手啊～～计算机专高手请指点

兄弟你这个论文有点难度了。不是随便拉拉就行了。得找专业书籍慢慢找和高人指导了。
我查到点不指导有没有用。
Turbo卷积码(TCC)是3G无线系统中所采用的前向错误校正（FEC）机制的整体部分。然而，Turbo译码器所带来的计算负担非常重，并不太适合采用传统DSP或RISC处理器实现。由于现场可编程逻辑阵列（FPGA）内在的并行结构，FPGA为解决3G基站收发器中所需要的符号速率FEC和其它计算密集的任务提供了一个高性能信号处理平台基础。

Turbo 编码

级联码方案（Concatenated coding schemes）是为了通过结合两个或更多相对简单的分量或构造模块码来获得较高的编码增益。Turbo码认为是对级联码结构的一种改进，其中采用迭代算法对相关的码序列进行译码。Turbo码是通过将两个或更多分量码应用到同一数据序列的不同交织版本上构成的。对于任何传统单分量编码，译码器的最后一级生成的都是硬判决译码数据位。为了使象Turbo码这样的级联码方案工作得更好，译码算法不应被限制为只能在译码器间传递硬判决。为最好地利用每个译码器获得的信息，译码算法必须可以实现软判决交换，而不是采用硬判决。对于采用两个分量码的系统，译码的概念是指将来自一个译码器的软判决输入到另一个译码器的输入，并将此过程重复几次以获得更好的判决，如图1所示 。

3GPP Turbo 编码器

图2为3GPP编码器。

输入数据流输入到RSC1，它为每个输入比特生成一个对等比特（Parity Bit）。输入数据还经过交织后由RSC2处理生成第二个对等比特流。
3GPP标准定义，输入块的长度在40至5114 位之间。编码器生成一个速率为1/3的包括原始输入位和两个对等位的系统码。通过打孔方法可以获得1/2编码速度的编码。递归系统编码器的实现比较直接，然而交织器则不那么简单，要比标准的卷积或块交织器复杂。

一旦将输入数据块长度K 提供给编码器以后，编码器将计算交织矩阵行数R和列数 C，并创建相应的交织数据结构。R 和 C 是数据块长度K的函数。在输入符号被加载到交织矩阵以后，那么将根据一定的顺序进行行间交换和列间交换。交换模式是根据块长度K选择的（即依赖于K）。行和列交换完成后，通过逐列读出交织矩阵数据就可以得到最终的交织序列。在数据读出时需要进行删减操作，以保证在输出中只有正确的输入符号，请注意，交织阵列包含的数据位通常比K个原始输入符号要多 ，因为R C>K。然后，新的序列经过RSC2编码生成第二个对等位流。
实现交织器的一种方法是在存储器中存储完整的交换序列。即，一旦K 给定，即调用一个初始化例程（运行在处理器上的软件例程或利用FPGA中的功能单元）生成相应的交换序列，然后将这一信息存储在存储器中。然而，这一方法需要大量的存储器。利用Virtex -E FPGA 技术提供的 4096位每块的片上存储器，将需要[5114 13/4096]=17个存储器块。

在我们的方法中，采用一个预处理引擎生成一个序列值（存储），这一序列值被存储起来，交织器地址发生器将使用这些序列值。这一硬件单元采用几个小型数据结构（素数表）来计算所需要的序列。这一准备过程需要的时钟周期数与信息块的长度成比例。例如，对于K=40的块需要280时钟周期，而对于最大块长度K=5114，则需要 5290个时钟周期。该过程只需要在块长度变化时进行。地址发生器利用这些更为紧凑的数据结构来实时生成交织地址。

3GPP Turbo 译码器

译码器包括两个MAP（最大后验概率）译码器和几个交织器。Turbo算法的优良的性能源于可以在两个MAP译码器间共享可靠性信息（extrinsic data，外数据，或称先验数据）。

在我们的设计中，MAP译码器采用的是Bahl， Cocke， Jelinek 和 Rajiv (BCJR) 算法。BCJR算法计算每个符号的最大后验对数似然率，并且是一种真正的软判决算法。考虑到数据是以块的形式传输的，因此可以在时间维中前向或反向搜索一个符号序列。对于任一序列，其出现概率都是单独符号出现概率的乘积。由于问题是线性的，因此序列概述可以利用概率的对数和来代替。

为了与一般文献中的习惯一致，我们将译码迭代的前向和反向状态概率分别利用 和 来表示。通常，BCJR算法要求在接收到整个信息后才开始解码。对于实时应用，这一限制可能太严格了。例如，3GPP Turbo译码器将需要大量存储器存储一个5114符号信息块的完全状态结构（state trellis）。对于单片FPGA设计来说，这需要的存储资源太多了。与维特比（Vitebi）算法类似，我们可以先从全零向量 O和数据{yk}（k 从 n 到 n-L） 开始反向迭代。L次反向迭代可获得非常好的 n-L近似值。只要L选择合适，最终的状态标志（state metric）就是正确的。可以利用这一性质在信息结束前就开始进行有效的位译码。

L 被称为收敛长度。其典型值大约是译码器约束长度的数倍（通常为5至10倍），并随着信噪比的降低而增加。

通常，Turbo译码算法将计算所有的 （对整块信息），将这些数值存储起来，然后在反向迭代中与反向状态概率一起用来计算新的外信息（extrinsic information，或称先验信息）。我们的设计中采用了窗口化方法。

译码过程以一个前向迭代开始，计算包含L 个接收符号的块i的 值。同时，对未来（i+1）块进行一个反向迭代（标号 ）。对块i+1的反向迭代结束时，就获得了开始对块i 进行反向迭代所需要的正确的 初始向量。 与此同时对数似然函数（Lall）也在进行。 每一 和 处理过程都需要8个max* 操作 - 每个针对状态结构（tellis）中的8个结点之一。最终的对数似然计算需要14个并行max* 运算符。为了提供可接受的译码速率，在设计中采用了38个max* 功能单元。

从 C描述到FPGA设计

FPGA Turbo 编码译码器设计是利用基于C的设计和验证方法进行的，如图3所示。

算法开发阶段采用具有定点C类型的Art Library 来对定点计算的位真（bit-true）效应进行准确建模。在这一阶段考察了几种可能算法的定点性能。一旦选定正确的量化算法，就可利用A|rtDesignerPro创建一个专用DSP架构。A|rtDesignerPro的一个最强大的功能之一是可以插入和利用专用的数据通道核心（称为专用单元，ASU）。利用这些ASU加速器核心可以使我们处理Turbo译码器算法内在的计算复杂性。

A|rtDesignerPro可自动完成寄存器分配、调度和控制器生成。在Turbo编码译码器设计中， A|rtDesignerr的自动循环合并可获得最佳的；任务调度，MAP译码步骤的内部循环都只有一个周期长。

A|rtDesignerPro生成的最终结果是可综合的寄存器级（RT-level） VHDL或Verilog 描述。基于C的工具流支持FPGA专用功能。例如，可利用BlockRAM自动构造RAM，而寄存器文件也可利用分布式存储器而不是触发器来实现 。

最后，逻辑综合和Xilinx实施工具套件将RTL HDL 转换为 FPGA 配置位流。

FPGA Turbo 编码译码器实现

A|rtDesigner创建的Turbo编码器和译码器核心硬件结构包含许多专用ASU加速器。其中最重要的一个加速器完成max* 操作。max* 运算符根据下式计算两个幂值a 和 b：

max* (a,b)=ln(expc(a)+expc(b))。

如 图4所示， max* 运算是通过选择（a,b）最大值，并应用一个存储在查找表（LUT）中的校正因子近似进行的。这一近似算法非常适合利用Xilinx FPGA 实现，其中LUT是其最终基本构造单元。

结果

Turbo译码算法硬件字长的选择极大地影响总体性能。利用C-to-FPGA设计流程，这一定点分析是完全在C环境中完成的。结果示于图 5。

上图显示出了我们的浮点Turbo译码器算法和对应的定点算法之间的性能差别。仿真是在5114块长度、5次译码迭代和AWGN信道模型情况下进行的。结果清晰明显出性能的损失是非常小的。

我们的Turbo译码器的定点性能做为译码器迭代次数的函数 ，对于1.5 dB SNR，位错率为10-6。

译码器功能的实现非常具有挑战性，我们同时针对Virtex-E和 Virtex-II 器件进行了适配。Virtex-II 器件实施是采用运行在1.85 speedfile数据库上的Xilinx 4.1i 实施工具集完成的。利用XC2V1000BG575-5 FPGA实现的最终设计，达到了66 MHz 的时钟性能，消耗了3,060个逻辑片 和 16个块RAM。对于从40至 5114符号长度的块，采用5次译码迭代循环的情况下，译码器达到了2 至6.5 百万符号每秒（Msym/s）的吞吐量。编码器占用了903个逻辑片、3个块RAM并支持83 MHz时钟频率。对于从40至5114位的块长度，速率可达到9 至20 Msym/s。

能用上就好了，用不上别怪我。对不起哈~祝福你~

Ⅲ 什么是卷积编码

卷积码是将k个信息比特编成n个比特，但k和n通常很小，特别适合以串行形式进行传输，时延小。
卷积码定义：

若以（n,k,m）来描述卷积码，其中k为每次输入到卷积编码器的bit数，n为每个k元组码字对应的卷积码输出n元组码字，m为编码存储度，也就是卷积编码器的k元组的级数，称m+1= K为编码约束度m称为约束长度。卷积码将k元组输入码元编成n元组输出码元，但k和n通常很小，特别适合以串行形式进
卷积码的编码器
行 传输，时延小。与分组码不同，卷积码编码生成的n元组元不仅与当前输入的k元组有关，还与前面m-1个输入的k元组有关，编码过程中互相关联的码元个数为n*m。卷积码的纠错性能随m的增加而增大，而差错率随N的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。
编码原理：
卷积码编码器
以二元码为例，编码器如图。输入信息序列为u=(u0，u1，…），其多项式表示为u(x)=u0+u1x+…+ulxl+…。编码器的连接可用多项式表示为g(1,1)(x)=1+x+x2和g(1,2)(x)=1+x2，称为码 的子生成多项式。它们的系数矢量g(1,1)=(111）和g(1,2)=(101）称作码的子生成元。以子生成多项式为阵元构成的多项式矩阵G(x)=[g(1,1)(x),g(1,2)(x)]，称为码的生成多项式矩阵。

Ⅳ (2,1,3)卷积码的接收序列是什么

（2，1，3）中上分支代表0输入，下分支代表1输入） 卷积码的表示 网格图 网格图与状态图的对应 状态图对应网格图中稳态中的一节 卷积码的表示 网格图 网格图可以表征编码过程 根据输入的码序列确定了一条路径，这条路径上的所有输出连接起来就是输出的码序列 网格图在卷积码的维特比译码中具有非常重要的作用 输入： 1100 输出：卷积码的表示 网格图 由网格图求解最小自由距 从全零出发回到全零的输出序列的最少的1的个数 路径abca，输出码序列111011，最小自由距5 卷积码的表示 解析表示 编码器的多项式表示 多项式系数的8进制表示 卷积码的译码 卷积码的译码方法 维特比译码 基于最大似然译码 性能接近最优 硬件实现复杂 序列译码 基于最大似然译码 性能接近维特比译码时，译码延时大 译码延时小时，误码率增大 门限译码 基于分组码的译码思想 性能最差 硬件最简单 卷积码的译码 最大似然译码 模型 数学描述 译码器必须根据接收序列y来产生信息序列M的一个估计M’。如果二者不同，则表明译码器出现差错。 信息序列M经过编码器输出X，二者之间有一一对应的关系；译码器产生的码字是X的一个

Ⅳ 咬尾卷积码的原理

1、咬尾卷积码的原理是尾卷积码保证格形起始和终止于某个相同的状态.它具有不要求传输任何额外比特的优点。Viterbi译码器受格形状态概率和分支度量的约束。传输的数据通常由一串0比特结尾，以强制编码器回到0状态，这样泽码器能从已知的状态开始译码，但是信道必须传输额外的符号。
咬尾卷积码的约束长度为7，编码率为1/3。卷积码的编码器配置如图l所示。编码器的移位寄存器的初始值应当没置为输入流的最后6位信息比特，这样移位寄存器的初始和最终状态保持一致。若用S0，S1，S2，...，S5表示编码器的6个移位寄存器，则移位寄存器的初始值应当设置为:Si=Ck(k一1一i)，编码输出流d[0],d[1],d[2]分别对应于第l、第2和第3个比特 。
2、咬尾技术具有以下优点:
●不影响编码率，总的传输比特为N/R;
●不影响卷积码的错误校验属性。
这项技术也有以下缺点:
●泽码延迟增加了，因为必须确定正确的起始
状态和回溯的初始状态;
●接收器复杂度略微增加。

Ⅵ 2:1卷积码 c语言编译码

charinput[10]={0,0,1,1,1,0,1,1,1,1};
charoutput[5]={0};

intr1=0,r2=0;
inti;

for(i=0;i<5;i++)
{
output[i]=(input[2*i]+r1+r2)&1;
r2=r1;
r1=output[i];
}

for(i=0;i<5;i++)
printf("%d",output[i]);
printf("
");

Ⅶ 卷积码的表示方法

描述卷积码编码器过程的方法有很多，如矩阵法、多项式、码树和网格图等，这里我们主要介绍和卷积码编码器结构密切相关的多项式法，以及与卷积码译码密切相关的网格图法。
结构图多项式法就是由卷积码的生成多项式直接得出其编码器的结构图。如前面例子中的（2，1，2）卷积码的生成多项式矩阵为：G(D)=[1 ,1 ]
其中，D是延迟算子，生成多项式的第一项为1 D ，表示输出编码的第一个码元等于输入码元x（n）与前两个时刻输入的码元x（n-1）、x（n-2）的模2和，同理第二项类似。 将编码器寄存器中的内容组合（x（n-1）、x（n-2））定义为编码器状态。如仍以前面所举的例子（2，1，2）为例，则该编码器的状态有四种：00，10，01和11，下面分别用a，b，c，d来代替。编码器在每一个时钟沿打入一个输入信息x（n），因此图示寄存器组合内容就变为（x（n），x（n-1））即状态发生了转移，并同时输出G0（n）、G1（n）。由此我们可以将图所示编码过程用右图所示的状态图表示。
编码器
由图所示，随着信息序列不断输入，编码器就不断从一个状态转移到另一个状态并同时输出相应的码序列，所以图3所示状态图可以简单直观的描述编码器的编码过程。因此通过状态图 很容易给出输入信息序列的编码结果，假定输入序列为110100，首先从零状态开始即图示a状态，由于输入信息为“1”，所以下一状态为b并输出“11”，继续输入信息“1”，由图知下一状态为d、输出“01”……其它输入信息依次类推，按照状态转移路径a->b->d->c->b->c->a输出其对应的编码结果“110101001011”。
网格图
状态图可以完整的描述编码器的工作过程，但是其只能显示状态转移的过程而不能显示状态转移发生的时刻，由此引出用来表示卷积码的另一种常用方法——网格图。网格图就是时 间与对应状态的转移图（如图），在网格图中每一个点表示该时刻的状态，状态之间的连线表示状态转移。通过观察网格图可以发现在网格图中输入信息x（n）并没有标出，但如观察到转移后的状态表示（x（n），x（n-1））就可以发现输入信息已经隐含在转移后的状态中。在图中还可以发现两个网格图不同主要集中在转移后状态位置不同。重新排序结构（即所谓蝶型结构）是为了优化运算而设计的，因为其中蝶型与蝶型之间是相互独立的。

Ⅷ 卷积码的原理

DMT和卷积编码调制在DSL中的应用

钟晓建 潘贵敦 马亲民 梁小宇

�

(华中师范大学物理系武汉430079)

【摘要】讨论了离散多音频调制和网格编码相结合的调制方式在DSL中的应用,离散多音频调制DMT〔1〕是一种多载波调制技术，将传输数据根据各子带信噪比按位分配到子带上，使每个子带码元宽度大于多径延迟。如果把调制和纠错编码结合起来，则可使误码率大大降低，是一种带宽利用率较高的调制方式。

�关键词：ADSL离散多音频网格编码〔2〕欧氏距离〔3〕离散傅立叶变换／逆变换

1引 言

� 随着Internet技术的不断发展,人们对传输数据的速度、质量要求越来越高,在当前为了有效地利用现有的资源——电话线，提出了DSL〔1〕(数字用户线)的概念，使用话音频率以上的频带(4 k~1.1 MHz)来调制高速数字信号,按照Δf=4.3125 kHz分割成一个个的子带,由于Δf刚好是音频的宽度，故命名为离散多音频,DMT调制是基于离散傅立叶变换对并行数据进行调制解调的。随着超大规模集成电路(VL SI)和数字信号处理(DSP)技术的不断进步，用FFT实现实时DMT调制已付诸使用。但以往的调制解调系统，纠错编码与调制是各自独立设计并实现的，译码和解调也是如此，这样解调器在接收信号是对信号作独立硬判决，硬判决结果再送给译码器译码，这种硬判决会导致接收端信息的不可恢复的丢失，解决这个问题的方法是在接收端采用软判决译码。DSL技术中就是将DMT和网格编码综合设计，在白噪声环境下比传统技术的误码性能有了很大的提高。这种最佳的编码调制系统是按照编码序列的欧氏距离为设计的量度，这就要求将编码器和调制器当作一个统一的整体进行综合设计，使得编码器和调制器级联后产生的编码信号序列具有最大的欧氏自由距离。从信号空间的角度看，这种最佳编码调制的设计实际上是一种对信号空间的最佳分割。经过实验分析，DMT和卷积编码结合后的编码增益比传统编码的编码增益增加了8 dB。�

2xDSL接入设备体系结构

� 在ADSL的应用当中,其硬件体系结构大致是由线路接口、接收滤波、线路驱动、模拟前端以及DMT收发器这几个模块组成。其中DMT收发器在发端对数据进行复用、循环冗余校验、前向纠错、子带排序、卷积编码、星座映射以及IFFT变换，送到模拟前端变换成模拟信号发送出去，而在收端是将模拟信号经过FFT变换、解映射、维特比译码等一系列反变换，提交给上层。根据T1.413〔4〕标准，采用韦氏16状态4维网格码作为内码，采用Reed�Solomon编码作为前向纠错码，另外由于网格编码对成块的噪声抵抗能力较差，因此在进行网格编码之前将数据进行交织使噪声分散。ADSL的DMT收发器框图大致如图1所示。

3DMT与卷积编码调制原理

� 在ADSL的发送端,将数据分配到不同的子带上,这种分配可以根据各个子带的信噪比来确定分配的bit数。而ADSL系统为各个子带建立并维持了一个比特数和增益大小的表，是在ATU-R一端计算出来并返回给局端。为保证后一子带所带的位数不小于前一子带的位数，先对子带进行排序，即子带按信噪比大小从小到大进行排序。为了使编码获得的码字有较大的欧氏自由距离，采用了四维TCM网格编码，这样位抽取是基于一对子带的,因为一个子带在空间上是二维的,一对相互正交的子带在空间上则是四维的 ，相应的在解码的时候也是一对一对的作维特比译码。欧氏自由距离是在四维空间上计算出来的，这样四维的陪集可以由两个二维的陪集的联合构成，即这样四维TCM网格码的欧氏自由距离可以由两个二维星座图的距离的平方和算出， 在译码系统中，最可能发生错误的情况是在具有最小的平方欧氏距离的两个序列�{an}和{bn}�之间，(前者是发送序列，后者是译码序列)，这一最小平方欧氏距离常又称为平方自由距离，记做：

��编码的目的是为了使这个平方自由距离最大。

�网格编码调制的通过一种特殊的信号映射可变成卷积码的形式。这种映射的原理是将调制信号集分

割成子集，是的子集内的信号间具有更大的空间距离，用编码效率为k/(k 1)的卷积码选择子集，用其余位选择子集中的点。在DSL数字用户环路中用16状态的4维网格编码的编码器结构如图2所示。

其中的卷积编码部分如图3所示。

图2中每两个子带抽取的位数z′=x y-1(x为第一个子带所带的位数，y为第二个子带所带的位数)。{uz′-1,uz′-2，…u1}为原码，输出的是经过卷积以及异或以后的编码，为两个二进制码字，即{vz-y�,vz′-y-1，…v1,v0}和{wy-1,wy-2,…w1,w0}，这两个二进制码字将映射成两个星座点。编码算法使星座点的两个最低位决定星座点的二维陪集{v1,v0}和{w1,w0}实际上是这个上标的二进制表示。对于一帧中最后两个码字，为了使卷积编码状态{s3,s2,s1,s0}回到零状态。让编码前的码字的{u1,u2}={0,0}，则最后两对子带抽取的位数z′＝x y-3。

�

这样编码得出的信号有两个基本特征：

� (1)星座图中所用的信号点数大于未编码同种调制所需的点数(扩大了一倍)，这些附加的信号点为纠错编码提供冗余度。

�(2)采用卷积码在相继的信号点之间引入某种依赖性，因而只有某些信号点序列才是允许出现的，这些允许的信号序列可以模型化为网络结构。可用网格图来表述。

� 在接收端对接收序列进行维特比译码〔4〕，即最大似然译码，可以用网格图求最相似的路径来描述这种算法，它依赖于有限状态的马尔可夫系统的描述，包括状态变迁以及状态变迁的输出码字。在四维TCM�编码的基础上，解码时要对一对一对的数据进行解码，计算码距时也是以四维空间的欧氏距离为标准，取最相似的一条路径。对于长度为L m的网格路径(L为信息序列的长度，m表示后缀为m个0向量)接收序列为所有的网格路径在零时刻发散于同一个初始状态、收敛于第j时刻(j＝L m)的同一个最后一状态。在理想状况下，对于一个存储量无限度的通道，可以将所有可能的路径都记录下来，然后选择其中对数似然函数值最大的作为译码结果。

对数似然函数是将接收序列判定为某条路径的序列的条件概率的对数

��这里的对数似然函数取最大值，实际上是接收的码序列与估计路径的码之间的距离取最小值，是基于欧氏空间距离来计算的。在这里维特比译码算法的核心是回退的观点，采用动态规划法存储数据，如果对每条可能的路径进行存储的话，随着译码深度的增加，存储量将成4的指数增长，这在现实条件下是不可能的。因为每个节点都有四个分支(二输入十六状态的网格图)，因此我们对于j时刻到达的某一状态

δi(i=1,2…，S-1)，进行加—比—选操作，即将所有可能前一时刻的状态的最大似然函数∧j-1(δp)与当前接收的序列和前一状态到当前状态的估计码的似然度相加，选择其中最大的作为j时刻i状

态的最大似然函数值，并在幸存序列j(δi)在原来的基础上加上这条最优的路径u〔δp→δi〕。这样给出的算法可以表述为：

� 变量／存储：

� S—状态数(DSL为16)；

� T—每一状态的分支数(4)；

� j—时刻编号，即第j时刻

�对于用卷积编码完毕的序列可以直接送到数字信号处理器中作IDFT〔5〕变换成串行数据了。每个子带i的二进制码字可以映射成星座图上的复数点(Zi=ai jbi)，为了使输出信号为实信号，频域上的子带i的复数值(i≥N′,N′=N/2)为

��Zi=conj�(ZN-i),(i≥N′，N′=N/2)

即取共轭复数，这样经过离散傅立叶逆变换，得到时域信号：

��此信号经过并／串变换，再通过A／D变换，变成模拟信号送到线路上进行传输。

4仿真结果

� 我们在应用Itex公司的ADSL解决方案中，用该公司提供的局端仿真工具IADT对ADSL链路性能进

行仿真，得到ADSL每个子带(从0~255)的信噪比，再根据这个预测值来确定每个子带的位数和增益值。

从而建立一个与子带一一对应的表，其线路预测的信噪比曲线如图4所示。

我们可以看到，测得的线路上行速率为544

kbps，网络速率(去掉ADSL链路开销)为448 kbps，下行链路速率为8 160 kbps，网络速率为7 616 kbps。

5总 结

� 本文描述了在带宽受限的信道采用DMT和卷积编码相结合的技术，将调制与纠错编码结为一体，高效利用了现有的带宽。随着ADSL技术的逐渐成熟，该编码技术也正在应用于其它领域，如无线通信，针对其信道的衰减特性可以获得较高的带宽利用率。在具体硬件实现上,由于超大规模集成电路的发展，硬件已不再是信号处理的瓶颈了,如以上分析的维特比译码,其对硬件的需求是随着N的增大而迅速增加,需要上十万的门电路实现，现已有单片的维特比译码器，或是在特殊的应用中集成在一块数字芯片中，同时完成RS编码、交织、FFT变换等等。

�参考文献

�

1Asymmetrical Digital Subscriber Lines(ADSL)�ITU-T�Recommendation G.992,Geneva,June,1999

2曹志刚，钱亚生.现代通信原理.北京：清华大学出版社

3Stephen G Wilson.digital Molation and Coding,○C1996 byPrentice�Hall,Inc

4ANSI T1.413�1998,COMMITTEE T1—Telecommunications Working Group T1E1.4 T1E1.4/98�007R5，1998

5John G Proakis.Digital Communications,Third edition,McGraw�Hill 1998

Ⅸ 卷积码的译码方法

若信道干扰序列为，其中。接收序列为
其中和。这里“+”为模 2 运算（q=p元码按模p运算）。译码就是根据编码规则和信道干扰的统计特性，对信息序列u(x）作出估值的方法。常用的有三类译码方法，即代数译码、维特比译码和序贯译码。
⒈代数
代数译码是将卷积码的一个编码约束长度的码段看作是[n0(m+1），k0(m+1)]线性分组码，每次根据（m+1）分支长接收数字，对相应的最早的那个分支上的信息数字进行估计，然后向前推进一个分支。上例中信息序列 =(10111），相应的码序列 c=(11100001100111）。若接收 序列R=(10100001110111），先根据R的前三个分支（101000）和码树中前三个分支长的所有可能的 8条路径(000000…）、（000011…）、（001110…）、（001101…）、（111011…）、（111000…）、（110101…）和（110110…）进行比较，可知（111001）与接收序列（101000）的距离最小，于是判定第 0分支的信息数字为 0。然后以R的第 1～3分支数字（100001）按同样方法判决，依此类推下去，最后得到信息序列的估值为=(10111），遂实现了纠错。这种译码法，译码时采用的接收数字长度或译码约束长度为（m+1)n0，所以只能纠正不多于（dmin-1)/2个错误（n长上的）。实用中多采用反馈择多逻辑译码法实现。
⒉维特比
维特比译码过程
维特比译码是根据接收序列在码的格图上找出一条与接收序列距离（或其他量度）为最小的一种算法。它和运筹学中求最短路径的算法相类似。若接收序列为R=(10100101100111），译码器从某个状态，例如从状态ɑ出发，每次向右延伸一个分支（对于l<L，从每个节点出发都有 2=2种可能的延伸，其中L是信息序列段数，对l≥L，只有一种可能），并与接收数字相应分支进行比较，计算它们之间的距离，然后将计算所得距离加到被延伸路径的累积距离值中。对到达每个状态的各条路径（有2=2条）的距离累积值进行比较，保留距离值最小的一条路径，称为幸存路径（当有两条以上取最小值时，可任取其中之一），译码过程如图。图中标出到达各级节点的幸存路径的距离累积值。对给定 R的估值序列为=(10111）。这种算法所保留的路径与接收序列之间的似然概率为最大，所以又称为最大似然译码。这种译码的译码 约束长度常为编码约束长度的数倍，因而可以纠正不多于（df/2）个错误。
维特比译码器的复杂性随m呈指数增大。实用中m不大于10。它在卫星和深空通信中有广泛的应用。在解决码间串扰和数据压缩中也可应用。
⒊ 序贯译码
序贯译码是根据接收序列和编码规则，在整个码树中搜索（既可以前进，也可以后退）出一条与接收序列距离（或其他量度）最小的一种算法。由于它的译码器的复杂性随m值增大而线性增长，在实用中可以选用较大的m值（如20～40）以保证更高的可靠性。许多深空和海事通信系统都采用序贯译码。