㈠ verilog程序编译不成功
mole Dorder(order1,order2,man1,man2);
最后需要一个分号的哟~~
㈡ Verilog 编译过程图解
如果是Quartus II软件的话可以在顶层原理图中手动挨个输入管脚分配信息，也可以建立一个TCL文档，把开发板的管教都放进去，然后才在TOOLS里面有一个TCL执行选项的，直接就自动分配了，不过信号名和管教名要对应起来。如果用ACTEL的LIBERO软件，它有一个版块是专门用来管教分配的，也是手动分配就行的。XINLINX的暂时没用过，抱歉。
㈢ verilog原理图编译错误，各个模块单独编译没错，请指导
好吧，根据楼主的描述我给出以下几个可能性，请楼主自己试试。希望能帮助你解决问题。 1.你编译下看看是不是有编译错误。如果有错误肯定是不行的。 2.检查一下MMC卡是不是安装正确且到位。确保MMC安装好了。 3.很重要的一点，西门子300的PLC有一种情况（其实不光300,200也有这个问题）：当你使用的M变量超范围时，编译时没有错误的，但是下载会有问题，各种犀利的错误。比如西门子200的跳转指令，LBL设置一个1000也是没问题的，编译不报错，但是不能下载。所以检查你的从程序是不是使用M超出范围了。