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fpga如何获取编译时间
发布时间：2023-06-15 16:04:19① 谁能缩短大容量FPGA的编译时间
1）加大内存，最少大于8G，最好16G以上
2）换新的多核CPU微机
3）工程加约束，约束越清晰，软件编译的目的性越明确，时间越快。另外就是约束不能太过，比如100MHz的工作频率，约束到150MHz，这样会增加编译综合的难度。
② ISE编译一个FPGA工程，place amp;route 这一步特别慢怎么办
是否资源用得比较满？如果这样的话则必然慢。加快速度可以通过换好的主机以及增加主机的内存来实现。
③ 求教FPGA编译中的问题
应该跟时序约束相关，看看原来的工程里面的.sdc文件是否拿过来了。（Assignments--Settings--TimeQuestTimngAnalyzer）
④ FPGA关于编译方面的问题
由于算法是随机的，因此一般来说，是不确定的。
当然，如果你使用了反标注，或者分区设计之类的用法，只要你的程序不发生改变，那么它可以保留你上次编译的结果不变，即使再编译也不会发生改变。
我指的程序不变，是不要进行任何修改，你说的语句顺序调换了，那么也被认为是程序发生改变，自然编译结果也可能不同。
⑤ FPGA的#1单位时间要怎么算
格式：`timescale<时间单位>/<时间精度>
时间单位参量是用来定义模块中仿真时间和延迟时间的基准单位的。时间精度参量是用来声明该模块的仿真时间的精确程度的，该参量被用来对延迟时间值进行取整操作（仿真前）。因此该参量又可以被称为取整精度。
编译器一旦遇到某个编译指令，则该指令将在整个编译过程中有效，直到编译器遇到另一个相同的编译指令为止。比如在每个mole文件前加上`timescale编译指令，就可以保证该文件中的延时信息受其自身文件中的`timescale编译指令指导，否则在编译过程中，该模块将沿用上一个`timescale的值，或者使用缺省值。
例： `timescale 1ns/100ps
Assign #1.16 A_xor_wire = eq0 ^eq1;
如果采用`timescale 1ns/100ps编译指令，由于延时单位是1ns，最小时间精度为100ps，即0.1ns，根据四舍五入规则，1.16ns实际对应1.2ns延时；如果采用`timescale 1ns/10ps编译指令，由于延时单位是1ns，最小时间精度是10ps，即0.01ns，则1.16ns实际对应1.16ns延时。
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