⑴ vcs 为什么增量编译总是有问题
不妨想想是小的细节问题。应该是安装的软件将声卡的“线路输入”功能打开了，而卸载也不能恢复。控制面板里打开声音选项的录音设备，将线路输入的钩去掉。一般只保留麦克既可以了。
⑵ vcs是什么
病毒构造集
VCS（Virus Construction Set），病毒构造集，于1991年3月发布，这一工具出现在了公告版系统社区，它为有抱负的病毒编写者提供了一个简单的工具包，用于创建他们自己定制的恶意代码。编译型Verilog模拟器
VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。 VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。 手机中设置的“待办事项”属于.vcs格式。 VCS：罪恶都市物语(17张) （Grand Theft Auto:Vice City Stories） 游戏名称 Grand Theft Auto : Vice City Stories（侠盗猎车手：罪恶都市物语） 游戏简称 GTA：VCS 制作厂商 Rockstar Leeds 代理发行 Rockstar Games 游戏人数 1人 游戏平台 Psp Ps2 发行日期 2006年11月03日 这次《侠盗猎车手：罪恶都市物语》虽然与 PS2 版的《侠盗猎车手：罪恶都市》(Grand Theft Auto: Vice City)几乎同名，但其实故事内容是全新制作，背景设定于 1984年的罪恶都市，在这个光鲜丽亮的大都会里，潜藏着许多不堪的犯罪事件，这个城市恍如罪恶之都，充斥着贩毒与暴力事件。 玩家将扮演主角 Vic Vance ，Vic 是名勇猛的斗士，为了家人、国家和他自己而战，在一个错误决定下，Vic 接下一项艰难的工作，而在这个充满着诱惑与贪婪的城市中，究竟 Vic 该如何自处？他该融入其中还是冒着横死街头的风险？玩家必须得做出自己的抉择。 《侠盗猎车手：罪恶都市物语》画面较之前作《侠盗猎车手：自由城故事》有了一定的提升，游戏的光影效果更加出色，人物更加真实，而且在同屏幕显示人物上也有了一定提升。游戏的祯数一直保持在40FPS左右，这点还是非常不错的，可见厂商的制作诚意。超过90首80年代的经典歌曲将会在游戏中以背景音乐的形式出现，超经典系统“黑人电台”也将收录本作，配合着那充满hip-hop风格音乐展现给大家的将会是一款全新的《侠盗猎车手：罪恶都市物语》。 PSP版《侠盗猎车手：罪恶都市》将会采用全新的故事主线，任务和游戏方式，并且保留很多系列的经典的设定，而非单纯的移植游戏，游戏中可以让玩家体验到前所未有的视觉享受，而且游戏中的主角将可以游泳。游戏里的场景比前作《侠盗猎车手：自由城故事》要足足大上两倍，超过100种的交通工具可供玩家选用，其中更包括直升飞机和摩托车。而且本作将会增加PS2版《侠盗猎车手：罪恶都市》所没有的新任务，任务，歌曲，交通工具等。游戏中的人物也将重新制作，就是算你玩过PS2版《侠盗猎车手：罪恶都市》也能在PSP版里找到全新的乐趣。 （可用PS2模拟器在PC上玩）
⑶ VCS编译ISE的库进行FPGA设计的仿真时出错
ISE自带的IP核生成的BLOCK RAM是不能被VCS编译的，最好用Memory Compiler重新生成RAM
⑷ VCS -simprofile
编译选项 -simprofile
仿真选项 -simprofile time+mem
如果PLI/DPI/DirectC 这一项占的比例较大，而且是DPI中的uvm_re_match占的时间较多，
可以在编译选项中 加上 +define+UVM_REGEX_NO_DPI 可以大大降低这个部分的时间消耗。
⑸ VCS编译命令
等license
使能verilog2000的标准
统一所有的timescale
-f采用绝对路径；-F与-f类似，也可以采用绝对路径，同时也支持相对路径，但不允许嵌套使用。
VCS用-F解析filelist时，不允许文件嵌套使用，不支持`include “xxx.v”这种写法，改为-f便ok了。
`include "xxx.sv"
要用+incdir把xxx.sv的路径指明。
编译完成后，自动执行当前编译生成的可执行文件
初始化RTL中所有mem的所有bit初始值
初始化RTL中所有reg的所有bit初始值
-的一般是编译时用的，编译工具自带的。
+的是插件，环境，验证语言，等等加的，可扩展的，自定义的。
+libext+.v
-y XXX/memory/all/work/verilog 定义verilog的库
-f rtl_top.f
-f env.f
testbench的顶层mole名字是top， 收集top下的例化的rtl顶层模块的下面所有层的覆盖率
如果用到了dw的东西
一般加上选项
-y $DC_HOME/dw/sim_ver +incdir+$DC_HOME/dw/sim_ver +libext+.v
⑹ vcs生成覆盖率时，条件编译的顶层会被当做不同的项目，合并覆盖率时会出错，怎么解决
要生成覆盖率报告，要在编译和仿真的时候，加入一个选项。 -cm line | fsm | tgl | cond , 指定生成针对什么条件的覆盖率报告。如下的makefile，就生成上述四个的覆盖率报告。注意，编译和仿真，都要加上-cm这个选项。执行 make vcs ， make sim后，会生成simv.vdb文件夹，该文件夹下包含了覆盖率的内容，但是我们需要将内容生成报告，这样，才方便我们查看。生成报告，使用的是 urg命令，该命令也是属于vcs工具里面的-dir： 指定 .vdb文件夹的位置report： 指定生成报告的格式，报告格式有两种，一种网页格式，一种text格式。这里，both代表生成两种。执行 make urg后，就会生成both文件夹。 这文件夹下的文件，就是覆盖率报告了。打开dashboard.html。可以看到整体的一些信息。但是我们关心的是设计的，而不是testbench的。点击hierarchy，得到层次。点击u1，也就是设计的顶层。可以看到关于该顶层的信息。因为在顶层，都是调用各个子模块（这里是调用 band_generaterx_tx, uart_txd模块），所以没有line的覆盖率统计，但是有TOGGLE的覆盖率统计，也就是信号的翻转。从上面可以看出，对于rst_n信号，没有从1->0的翻转，而这个信号是testbench中传递的，因此看出，在testbench设计，对于rst_n信号产生，有bug。点击左下角的uart_txd_1，查看该模块的信息。 对于该设计，因为有具体的实现，所以可以看到有line的覆盖率，toggle的覆盖率，FSM的覆盖率。对于line覆盖率，从报告看出，总共有42行，覆盖到了41行。通过查看代码，可以知道是哪一行没有被执行到。对于toggle覆盖率。从报告看出，只有rst_n有问题，而这问题是testbench的的bug造成的。对于FSM的检查。从报告看出，每个状态都有被覆盖到。但是从有些状态跳转到另外的状态，没有被覆盖到。因此造成FSM的覆盖率不高。通过查看覆盖率报告，可以查找到设计的缺陷，从而进行修正。
⑺ 如何用vcs编译verilog+vhdl
可以使用VCSMX，专门用于verilog和vhdl混合仿真的