RS编译码器仿真

❶ 信源编码和信道编码的作用是什么

1、信源编码

（1）作用之一是，即通常所说的数据压缩；

（2）作用之二是将信源的模拟信号转化成数字信号，以实现模拟信号的数字化传输。

2、信道编码

（1）数字信号在传输中往往由于各种原因，使得在传送的数据流中产生误码，从而使接收端产生图象跳跃、不连续、出现马赛克等现象。所以通过信道编码这一环节，对数码流进行相应的处理，

使系统具有一定的纠错能力和抗干扰能力，可极大地避免码流传送中误码的发生。误码的处理技术有纠错、交织、线性内插等。

（2）纠错编码

数字电视中常用的纠错编码，通常采用两次附加纠错码的前向纠错（FEC）编码。RS编码属于第一个FEC，188字节后附加16字节RS码，构成（204，188）RS码，这也可以称为外编码。

第二个附加纠错码的FEC一般采用卷积编码，又称为内编码。外编码和内编码结合一起，称之为级联编码。级联编码后得到的数据流再按规定的调制方式对载频进行调制。

纠错码的各种类型

1、RS编码

RS码即里德－所罗门码，它是能够纠正多个错误的纠错码，RS码为（204，188，t=8），其中t是可抗长度字节数，对应的188符号，监督段为16字节（开销字节段）。

实际中实施（255，239，t=8）的RS编码，即在204字节（包括同步字节）前添加51个全“0”字节，产生RS码后丢弃前面51个空字节，形成截短的（204，188）RS码。RS的编码效率是：188/204。

2、卷积码

卷积码非常适用于纠正随机错误，但是，解码算法本身的特性却是：如果在解码过程中发生错误，解码器可能会导致突发性错误。为此在卷积码的上部采用RS码块，RS码适用于检测和校正那些由解码器产生的突发性错误。所以卷积码和RS码结合在一起可以起到相互补偿的作用。

❷ 如何使用matlab通讯工具箱的函数实现RS编译码

rsenc RS编码器

rsdecof 将RS编码的ASCII文件解码

rsencof 对一个ASCII文件进行RS编码

主要使用这几个函数，你仔细看看
祝你愉快，满意请采纳。

❸ 基于图结构应用《编码，译码器》的设计与实现 这个毕业设计应该从什么思路下手啊～～计算机专高手请指点

兄弟你这个论文有点难度了。不是随便拉拉就行了。得找专业书籍慢慢找和高人指导了。
我查到点不指导有没有用。
Turbo卷积码(TCC)是3G无线系统中所采用的前向错误校正（FEC）机制的整体部分。然而，Turbo译码器所带来的计算负担非常重，并不太适合采用传统DSP或RISC处理器实现。由于现场可编程逻辑阵列（FPGA）内在的并行结构，FPGA为解决3G基站收发器中所需要的符号速率FEC和其它计算密集的任务提供了一个高性能信号处理平台基础。

Turbo 编码

级联码方案（Concatenated coding schemes）是为了通过结合两个或更多相对简单的分量或构造模块码来获得较高的编码增益。Turbo码认为是对级联码结构的一种改进，其中采用迭代算法对相关的码序列进行译码。Turbo码是通过将两个或更多分量码应用到同一数据序列的不同交织版本上构成的。对于任何传统单分量编码，译码器的最后一级生成的都是硬判决译码数据位。为了使象Turbo码这样的级联码方案工作得更好，译码算法不应被限制为只能在译码器间传递硬判决。为最好地利用每个译码器获得的信息，译码算法必须可以实现软判决交换，而不是采用硬判决。对于采用两个分量码的系统，译码的概念是指将来自一个译码器的软判决输入到另一个译码器的输入，并将此过程重复几次以获得更好的判决，如图1所示 。

3GPP Turbo 编码器

图2为3GPP编码器。

输入数据流输入到RSC1，它为每个输入比特生成一个对等比特（Parity Bit）。输入数据还经过交织后由RSC2处理生成第二个对等比特流。
3GPP标准定义，输入块的长度在40至5114 位之间。编码器生成一个速率为1/3的包括原始输入位和两个对等位的系统码。通过打孔方法可以获得1/2编码速度的编码。递归系统编码器的实现比较直接，然而交织器则不那么简单，要比标准的卷积或块交织器复杂。

一旦将输入数据块长度K 提供给编码器以后，编码器将计算交织矩阵行数R和列数 C，并创建相应的交织数据结构。R 和 C 是数据块长度K的函数。在输入符号被加载到交织矩阵以后，那么将根据一定的顺序进行行间交换和列间交换。交换模式是根据块长度K选择的（即依赖于K）。行和列交换完成后，通过逐列读出交织矩阵数据就可以得到最终的交织序列。在数据读出时需要进行删减操作，以保证在输出中只有正确的输入符号，请注意，交织阵列包含的数据位通常比K个原始输入符号要多 ，因为R C>K。然后，新的序列经过RSC2编码生成第二个对等位流。
实现交织器的一种方法是在存储器中存储完整的交换序列。即，一旦K 给定，即调用一个初始化例程（运行在处理器上的软件例程或利用FPGA中的功能单元）生成相应的交换序列，然后将这一信息存储在存储器中。然而，这一方法需要大量的存储器。利用Virtex -E FPGA 技术提供的 4096位每块的片上存储器，将需要[5114 13/4096]=17个存储器块。

在我们的方法中，采用一个预处理引擎生成一个序列值（存储），这一序列值被存储起来，交织器地址发生器将使用这些序列值。这一硬件单元采用几个小型数据结构（素数表）来计算所需要的序列。这一准备过程需要的时钟周期数与信息块的长度成比例。例如，对于K=40的块需要280时钟周期，而对于最大块长度K=5114，则需要 5290个时钟周期。该过程只需要在块长度变化时进行。地址发生器利用这些更为紧凑的数据结构来实时生成交织地址。

3GPP Turbo 译码器

译码器包括两个MAP（最大后验概率）译码器和几个交织器。Turbo算法的优良的性能源于可以在两个MAP译码器间共享可靠性信息（extrinsic data，外数据，或称先验数据）。

在我们的设计中，MAP译码器采用的是Bahl， Cocke， Jelinek 和 Rajiv (BCJR) 算法。BCJR算法计算每个符号的最大后验对数似然率，并且是一种真正的软判决算法。考虑到数据是以块的形式传输的，因此可以在时间维中前向或反向搜索一个符号序列。对于任一序列，其出现概率都是单独符号出现概率的乘积。由于问题是线性的，因此序列概述可以利用概率的对数和来代替。

为了与一般文献中的习惯一致，我们将译码迭代的前向和反向状态概率分别利用 和 来表示。通常，BCJR算法要求在接收到整个信息后才开始解码。对于实时应用，这一限制可能太严格了。例如，3GPP Turbo译码器将需要大量存储器存储一个5114符号信息块的完全状态结构（state trellis）。对于单片FPGA设计来说，这需要的存储资源太多了。与维特比（Vitebi）算法类似，我们可以先从全零向量 O和数据{yk}（k 从 n 到 n-L） 开始反向迭代。L次反向迭代可获得非常好的 n-L近似值。只要L选择合适，最终的状态标志（state metric）就是正确的。可以利用这一性质在信息结束前就开始进行有效的位译码。

L 被称为收敛长度。其典型值大约是译码器约束长度的数倍（通常为5至10倍），并随着信噪比的降低而增加。

通常，Turbo译码算法将计算所有的 （对整块信息），将这些数值存储起来，然后在反向迭代中与反向状态概率一起用来计算新的外信息（extrinsic information，或称先验信息）。我们的设计中采用了窗口化方法。

译码过程以一个前向迭代开始，计算包含L 个接收符号的块i的 值。同时，对未来（i+1）块进行一个反向迭代（标号 ）。对块i+1的反向迭代结束时，就获得了开始对块i 进行反向迭代所需要的正确的 初始向量。 与此同时对数似然函数（Lall）也在进行。 每一 和 处理过程都需要8个max* 操作 - 每个针对状态结构（tellis）中的8个结点之一。最终的对数似然计算需要14个并行max* 运算符。为了提供可接受的译码速率，在设计中采用了38个max* 功能单元。

从 C描述到FPGA设计

FPGA Turbo 编码译码器设计是利用基于C的设计和验证方法进行的，如图3所示。

算法开发阶段采用具有定点C类型的Art Library 来对定点计算的位真（bit-true）效应进行准确建模。在这一阶段考察了几种可能算法的定点性能。一旦选定正确的量化算法，就可利用A|rtDesignerPro创建一个专用DSP架构。A|rtDesignerPro的一个最强大的功能之一是可以插入和利用专用的数据通道核心（称为专用单元，ASU）。利用这些ASU加速器核心可以使我们处理Turbo译码器算法内在的计算复杂性。

A|rtDesignerPro可自动完成寄存器分配、调度和控制器生成。在Turbo编码译码器设计中， A|rtDesignerr的自动循环合并可获得最佳的；任务调度，MAP译码步骤的内部循环都只有一个周期长。

A|rtDesignerPro生成的最终结果是可综合的寄存器级（RT-level） VHDL或Verilog 描述。基于C的工具流支持FPGA专用功能。例如，可利用BlockRAM自动构造RAM，而寄存器文件也可利用分布式存储器而不是触发器来实现 。

最后，逻辑综合和Xilinx实施工具套件将RTL HDL 转换为 FPGA 配置位流。

FPGA Turbo 编码译码器实现

A|rtDesigner创建的Turbo编码器和译码器核心硬件结构包含许多专用ASU加速器。其中最重要的一个加速器完成max* 操作。max* 运算符根据下式计算两个幂值a 和 b：

max* (a,b)=ln(expc(a)+expc(b))。

如 图4所示， max* 运算是通过选择（a,b）最大值，并应用一个存储在查找表（LUT）中的校正因子近似进行的。这一近似算法非常适合利用Xilinx FPGA 实现，其中LUT是其最终基本构造单元。

结果

Turbo译码算法硬件字长的选择极大地影响总体性能。利用C-to-FPGA设计流程，这一定点分析是完全在C环境中完成的。结果示于图 5。

上图显示出了我们的浮点Turbo译码器算法和对应的定点算法之间的性能差别。仿真是在5114块长度、5次译码迭代和AWGN信道模型情况下进行的。结果清晰明显出性能的损失是非常小的。

我们的Turbo译码器的定点性能做为译码器迭代次数的函数 ，对于1.5 dB SNR，位错率为10-6。

译码器功能的实现非常具有挑战性，我们同时针对Virtex-E和 Virtex-II 器件进行了适配。Virtex-II 器件实施是采用运行在1.85 speedfile数据库上的Xilinx 4.1i 实施工具集完成的。利用XC2V1000BG575-5 FPGA实现的最终设计，达到了66 MHz 的时钟性能，消耗了3,060个逻辑片 和 16个块RAM。对于从40至 5114符号长度的块，采用5次译码迭代循环的情况下，译码器达到了2 至6.5 百万符号每秒（Msym/s）的吞吐量。编码器占用了903个逻辑片、3个块RAM并支持83 MHz时钟频率。对于从40至5114位的块长度，速率可达到9 至20 Msym/s。

能用上就好了，用不上别怪我。对不起哈~祝福你~

❹ rs编码中c(x)有什么特点

rs编码中c(x)有什么特点？

RS码是一类纠错能力很强的多进制BCH码[1]，其纠错能力和编码效率在线性分组码中是最高的。RS码特别适合用于多进制调制的场合[2]，同样适用于在衰落信道中纠正突发性错码[3]。与此同时，RS码能用来构造其他码类，如级联码。由于其具有以上优良性能，目前已被广泛应用在各种通信系统和计算机存储系统中。
1 RS码的编译码原理及数学模型构建
RS码是一种特殊的多进制BCH码。设p为素数，q=pm，那么由伽罗华域GF（q）产生的码就称作q进制码。二进制BCH码的码长为n=2m-1，若要纠正t个错码，则需要2t个监督码元。同理在q进制码中，码长为n=qs-1，若要纠正t个错码，则需要2st个监督码元，当s=1时的q元BCH码称为RS码，属于非二元BCH码。
1.1 RS码的编码
RS码是循环码的一种，因此其编码方式与一般循环码的编码方式一致。
一个（n，k）RS码的生成多项式g（x）为：
g（x）=（x-α）（x-α2）…（x-a2t）=（x-αi）
其中αi是伽罗华域GF（2m）={0，α0，α1，…，α2m-2}中的一个元素，t为RS码能够纠正的错码个数。
信息多项式m（x）为：
m（x）=mk-1xk-1+mk-2xk-2+…+m1x1+m0
用m（x）除以g（x），所得余式为校验多项式h（x），将h（x）置于m（x）之后，即生成了RS码。
编码后的码字多项式c（x）为：
c（x）=xn-km（x）+h（x）=xn-km（x）+[xn-km（x）]modg（x）
1.2 RS码的译码
RS码是一种非二元循环码，它不再具备特征为2的域运算等性质[4]，本文RS码译码算法基于PGZ译码算法，主要分为以下4步：
1.2.1 计算伴随式sk
RS码的伴随式是接收码字r（x）除以生成式g（x）所得的余式。对于RS码共有2t个伴随式。
假设r（x）=r0+r1x+…+rnxn-1

❺ AVR单片机GCC编译问题，D:\prj\mcu\Debug\default/../LCD1602.c:59: multiple definition of `LCD_Init'

两个建议：

1、主函数部分要放到最后，就是把函数声明和预定义放到头文件下面，所有子函数和主函数之前；
如您在这样就要把 下面部分放到最后，LCD_Send（）定义之后

int main()
{
LCD_Init();
while(1)
{}
}
2、“unsigned int LCD_Read(void);*/ " 这句有问题，后面多了个*/

希望能帮到您。

❻ 关于RS码的英文论文，急啊

摘要：提出了基于欧氏算法和频谱分析相结合的RS码硬件编译码方法；利用FPGA芯片实现了GF（2 8）上最高速率为50Mbps、最大延时为640ns的流式译码方案，满足了高速率的RS编译码需求。
关键词：RS码 FPGA 伴随式 关键方程 IDFT

差错控制编码技术对改善误码率、提高通信的可靠性具重要作用。RS码既可以纠正随机错误，又可以纠正突发错误，具有很强的纠错能力，在通信系统中应用广泛。由于RS码的译码复杂度高，数字运算量大，常见的硬件及软件译码方案大多不能满足高速率的传输需求，一般适用于10Mbps以下。本文提出的欧氏算法和频谱结构分析相结合的RS硬件解码方案，适用于FPGA单片实现，速率高、延迟小、通用性强、使用灵活。笔者在FPGA芯片上实现了GF（2 8）上符号速率为50Mbps的流式解码方案，最大延时为640ns，参数可以根据需要灵活设置。

1 RS码的结构

码字长度为N=q-1(q=2i)，生成多项式为，αi∈GF(q)的RS码有最小码距δ=2t+1，能够纠正t个随机或突发错误[1]。本文列举的方案测试中采用的RS码主要参数为N=255、m0=0、t=8，其中GF（2 8）的生成多项式为g（x）=x8+x4+x3+x2+1。由于RS码的编码逻辑结构比较简单，文中仅给出仿真结果。

2 RS码的译码算法

RS译码算法一般分为三步：伴随式计算、关键方程获得和错误图样的求解。其中关键方程的获得是RS译码中最困难、最为关键的一步。

在利用伴随式求解关键方程时，BM算法和Euclidean（欧氏）算法是两种较好的选择。BM算法涉及大量的变量存储和复杂的逻辑控制，适用于软件编程而不适合硬件实现。欧氏算法数据存储量少、控制便捷，适合硬件实现。且采用欧氏算法确定关键方程所需时间与错误个数成正比，因此从处理时间上考虑，欧氏算法也是较好的选择。

在获得关键方程后，采用时域处理方法，需要大量的运算单元和控制电路，在硬件实现中是不可取的。而采用频谱结构分析方法，利用最短线性移位寄存器综合及离散傅氏逆变换进行处理，逻辑简单、耗时少，适合硬件实现。虽然在傅氏变换时需要较多的逻辑单元，但对GF（2n）在n<10的情况下，变换域译码器要比时域译码器简单得多。因而本文提出欧氏算法和频谱结构分析相结合的方案，并在实践中获得了较好的效果。

Euclidean算法[3]步骤如下：

（2）按所列方法进行迭代

3 方案流程

方案流程框图如图1所示。

3.1 伴随式S0,S1,…，S2t-1的计算

令r1,r2，…，rn为接收到的RS码字，根据系统码监督矩阵的特性，可构造如图2所示伴随式计算电路Si=（（（r1αi+r2）αi+r3）αi…+rn，从而实际伴随式序列的计算。

3.2 利用伴随式确定关键方式

Euclidean算法的难点主工在于迭代计算过程中存在的被除数多项式和除数多项式长度的不确定性，使每次计算中产生的商序列的长度不等，以及因此可能涉及到的不定长多项式的相乘和相加问题，增加了硬件设计的难度。系统采用了嵌套双循环的方法，利用'时钟产生2'控制外循，'时钟产生1'控制内循环，从而优化了算法，得到了问题的解决方案。在获得伴随式的基础上，图3电路可具体完成Euclidean算法对关键方程的求解σ（x）=σtxt+σt-1xt-1+…+σ1x+1。

3.3 利用最短线性移位寄存器综合和离散傅氏变换获取错误图样

在得到关键方程后，首先应进行错误位置（关键方程的根）的确定，这样可减小电路的规模；利用钱搜索[1]（工程上求解σ（x）根的实用方法）的方法可以简捷的确定错误位置。然后，启动最短线性移位寄存器综合和离散傅氏逆变换，经过N次（运算所在域的长度）迭代，即可求得对应各个错误位置的错误图样，如图4所示。用错误图样对接收码字进行纠错，就可得到正确的信息序列。

3.4 RS编译码在FPGA上的实现

有限域的乘法、加法运算单元和各模块的控制逻辑设计是系统成功的关键。涉及有限域的各个运算单元的运算速度制约了译码器的速度，而控制逻辑引导了译码的流程。硬件电路的软件开发工具给设计复杂电路提供了简捷思路。系统采用了QUARTUS与第三方软件相结合的方法，用VHDL语言设计了大部分功能模块。特别是在乘法器设计中，乘数确定、被乘数不定的有限域乘法器，经逻辑综合和优化设计后，运算速度可分别在6.8ns和11.6ns内完成，完全可以满足系统符号速率50Mbps的要求。应该指出，系统速度的进一步提高受到求逆运算的限制，求逆运算没有明确的数学结构（通常采用查表的方法），这是制约运算速度的瓶颈。但针对流式译码算法，上述结构已能满足要求。

4 仿真结果

4.1 编码器的仿真

仿真的时钟频率为50MHz，在EN为高电平时输入信息有效。为简单起见，采用系统码的缩短型，即信息为（00，00，…，00，02，01，02）.编码器的仿真结果如图5所示。其中，IN为输入信息，CLK为系统时钟，C为编码输出（输入和输出均为16进制）。

4.2 译码器的仿真

首先，给出系统的仿真全貌，如图6所示。其中C为接收到的RS码，SP为伴随式S15,shang为运用欧氏算法得到的商序列，SeryDA为S序列，anssd和ERTD分别对应码字可能存在的第四个错误位置和错误值，仿真中的接收码在位置（105，106，107，108，109，110，111，112）上错误均为（01）HEX。

伴随式的计算结果：S15，S14，…，S1，S0为（FD，8D），CE，4A，51，B2，A1，CA，C4，0D，73，56，A6，F5，01），图6和图7中的sp即为S15。

这里重点给出利用伴随式计算关键方程的电路仿真结果，如图7所示。当输入伴随式结果以后，运算电路启动，在计算商序列的同时进行联接多项式的迭代运算。欧氏算法的商序列shang为：（FF，58），（37，92），（50，45），（E9，C7），（F4，B9），（5D，33），（87，8F）。当满足终止条件以后显示标志QQC，同时，给出关键方程系数如图7中（AI，AH，AG，AF，AE，AD，AC，AB，AA）即（00，19，2E，EC，A8，AD，41，E6，95），对应有限域上的表达式为：

δ（x）=α193x7+α130x6+α122x5+α144x4+α252x3+α191x2+α160x+α184;有解为（α105，α106，α107，α108，α109，α110，α111），与假定错误位置完全一致。然后求解S序列，同时针对各错误位置进行IDFT，就可以得到对应的错误值。图6中anssd和ERTD表示位置108上存在的错误为（01）HEX。

图5 编码器仿真结果

系统仿真表明，译码器获得的错误位置和错误图案与实际假设的错误位置（105，106，107，108，109，110，111）和错误值（01）HEX完全一致。

基于APEX架构的可编程单芯片RS编译码硬件解决方案在中国普天集团西安蓝牙通讯设备有限公司的二次群无线扩频通信机的改造项目中得到了应用。它可用于离散译码、流式译码，在添加一级缓存的基础上，同样适用于连续译码。

Abstract : Euclidean algorithm based on the combination of spectral analysis and RS hardware encryption; FPGA chip by GF (2 8), maximum rate of 50Mbps. 640ns delay the flow of the biggest decoding program to meet the demand for high-speed RS encryption. Keywords : RS-key equations with FPGA technology to improve IDFT error control coding error rate. improve communications with the reliability of an important role. RS random error correcting codes can also be corrected burst error correction capability is strong, widely used in communication systems. As RS decoder complexity, the number of large amount of computation. Most common hardware and software decoding program can not meet demand for high-speed transmission. Following are generally applicable to 10 Mbps. Euclidean algorithm and the proposed combination of spectral analysis RS hardware decoding program FPGA chip to achieve that rate, small delay, a strong and flexible. I realized in FPGA GF (2 8) symbols, the flow rate of 50Mbps decoding program maximum delay of 640ns, parameters can be set up based on the need for flexibility. 1 RS code word length of the structure N=q-1 (q=2i) for generating polynomial. α i ∈ GF (q) from the RS code with the smallest δ =2t+1. t random or unexpected error correction [1]. This paper listed in the test parameters for the RS code N=255, m0=0, pH7.5. which GF (2 8) for generating polynomial g (x) =x8+x4+x3+x2+1. As RS encoder logic structure is relatively simple, text only give the simulation results. 2 RS RS code decoding algorithm generally consists of three steps : With computers, The key equation solving and design errors. RS decoding is the key equation is the most difficult and most crucial step. With the use of key-solving equations, BM algorithm and Euclidean (Euclidean) algorithm is two better choices. BM algorithm involves a large number of variables to store and complex control logic applies to software programming without appropriate hardware. Euclidean algorithm for data storage less control convenient and suitable hardware. Also use the Euclidean algorithm to determine the key equation is proportional to the number of errors and the time required, from time to consider. Euclidean algorithm is a good choice. Access to the key equation, using time-domain approach requires a large amount of computational moles and control circuit the hardware is not desirable. Using spectrum analysis method, the shortest inverse linear shift register integrated and discrete Fourier transform, simple logic and less time suitable hardware. While the Fourier transform need more logic unit, but GF (2n) n <10 in the circumstances, Domain encoder decoder is much simpler than the time domain. Euclidean algorithm, and therefore this paper combine spectrum analysis program, and to gain better results in practice. Euclidean algorithm [3] The following steps : (2) 3 iterative methods listed in the program flow program flow chart shown in Figure 1. With 3.1 - S0, S1,…, S2t-1 calculated so r1, r2,…, rnΔyn to receive the RS code word, Under supervision of the character matrix code system. Construction can be calculated as shown in figure 2 with Si= circuit (((r1 - i+r2) - i+r3) - i… +rn. With so that the actual sequence of calculations. With 32,000 officially confirmed the key ways to use the Euclidean algorithm for the main difficulty lies in the iterative process of calculation and arithmetic polynomial length polynomial dividend, the uncertainty Thus, each calculation of the length of the serial range and thus may be involved in the multiplication of polynomials and the sum of variable length. increase the difficulty of hardware design. Two of the nesting cycle system using the method of 'Clock 2' control through. 'Clock 1' inner loop control, optimize the algorithm, a solution to the problem. The ceremony was accompanied by the foundation, Figure 3 circuit can be completed Euclidean algorithm specific key equations of σ (x) = σ txt+ σ t-1xt-1+… + σ 1x+1. 330 linear shift register using the shortest access to integrated and discrete Fourier transform has been key in the wrong design equation, First, should the wrong location (the root of the key equation) determined that this will rece the size of circuits; use the money to search [1] (works for σ (x) root practical method), a simple method to determine the wrong location. Then, shortest start inverse linear shift register integrated and discrete Fourier transform, through N (computational domain where the length) iteration. be all wrong location corresponding to the wrong design, as shown in figure 4. Drawing on the takeover code used for correcting mistakes. can get the correct message sequence. RS 3.4 encryption in the FPGA to achieve limited domain multiplication, Adder moles and the molar design of the control logic systems is the key to success. Operation of the various moles involved in the limited domain of the decoder speed computational speed constraints, and control logic guiding the decoding process. Hardware complexity of circuit design software development tools to provide a simple idea. QUARTUS system with a combination of third-party software. VHDL design of most functional moles. especially in the multiplier, multiplier determined. multiplicand volatile finite field multiplier, logic synthesis and optimization design, 11.6ns 6.8ns and the computational speed can be completed. Symbol rate of 50Mbps system can meet the requirements. It should be noted that further improve the system by inverse calculation speed restrictions no clear inverse calculation of the mathematical structure (look-up table method is usually used). This is a bottleneck restricting the operation speed. However, in view of flow algorithm. the structure can meet the above requirements. 4 simulation results of the simulation 4.1 encoder clock frequency of 50MHz. EN input to the generator when the information effectively. for the sake of simplicity, the use of the shortened code systems, information (00, 00…, 00,02,01,02). The simulation results shown in Figure 5 encoder. Among them, IN to input information, for the system clock CLK, C coding output (both input and output, 16-ary). Simulation 4.2 Decoder First, The simulation gives the whole picture, as illustrated in figure 6. C for receipt of the RS code, as with SP-S15. shang Euclidean algorithm for the use of the serial, SeryDA S Series, anssd ERTD corresponding code and the fourth may be wrong position and erroneous values Simulation code in the receiving position (105,106,107,108,109,110,111. 112) were wrong (01) HEX. With results like : S15, S14,…, S1. S0 (FD,8D) CE,4A,51, B2, A1, CA, C4,0D,73,56, A6, F5,01) Figure 6 and Figure 7 sp namely the S15. With the focus here is calculated by using the key to the equation circuit simulation results shown in figure 7. When the input syndrome result, the circuit operation in the calculation of serial link at the same time polynomial iteration. Euclidean algorithm serial shang : (FF,58), (37,92), (50,45). (E9, C7), (F4, B9), (5D,33), (87,8F). When shown signs QQC meet after the termination conditions, while the key equation coefficients is given in Figure 7 (AI AH AG. AF, AE, AD, AC, AB, AA) : (00,19,2E, EC, A8, AD,41, E6,95) limited domain corresponding to the formula : δ (x) = α - 122x5+ 130x6+ 193x7+ α - α 191x2+ 252x3+ 144x4+ α - α 184; 160x+ Solution (α 105, - 106, - 107, - 108, - 109, - 110, - 111). exactly the same position with the wrong assumptions. And then the S Series, IDFT against the wrong location, it could be the wrong response value. 6 anssd ERTD plan and said there is the wrong position for the 108 (01) HEX. Figure 5 encoder System Simulation results show that Decoder the wrong place and wrong patterns and the actual position of the erroneous assumption (105,106,107. 108,109,110,111) and the wrong values (01) HEX totally consistent. RS APEX structure based on a programmable chip encryption hardware solutions in China Putian Group Limited, the second group Xi'an Bluetooth wireless communication equipment spread spectrum communication mechanism has been applied to the reconstruction project. It can be used for discrete decoding, streaming decoding, in addition to the basic level cache, the same applies to successive decoding.