⑴ ISE编译时间太长，怎么办
写好项目，文件之后，在左侧的Sources 点击主文件，下框自动显示Processes，请点击Implement Design的 “+” , 再右击 Implement Design, 选择 Run, Rerun 或者 Run All 即可！(参考版本Ise-V10.1)
⑵ ISE和Modelsim编译仿真库的时候 到12%左右就出现这些问题了，下边还有好多类是的问题，烦死了！求助啊！
project加载有问题，似乎还有语法问题，可以现在modelsim中编译检查，成功之后再从xilinx ise中调用modelsim进行仿真
⑶ ISE编译一个FPGA工程，place amp;route 这一步特别慢怎么办
点击你的工程的顶层文件，右键勾选smart guide
⑷ Xilinx ISE 编译时,place & route 很慢.
个人看法，有两种可能：
1. 你的工程占用资源较多，随着资源的消耗，如果工程很大，ISE需要反复将之前布线好的部分进行优化，以腾出空间给后面的逻辑，所以越到后来布通所花费的时间就越长；
2. 你的约束中有较为苛刻或是不合理的时序约束，ISE需要花大量的优化计算去满足你的约束。
欢迎讨论。
⑸ 如何提高ISE的编译速度
如果你的cpu够强你应该学会如何利用好它来加速你的代码编译速度，那么你怎么才能够最大限度让你的cpu发烧呢？
下面是一个对比：
比如我的cpu是i7 3770k，
编译cocos2d-x的libcocos2d工程：
不优化：
1>Time Elapsed 00:01:35.25
优化后：
1>Time Elapsed 00:00:21.66
效果显着！！！
参考网页：
Visual Studio 2010中C++并行构建调优(1)
http://developer.51cto.com/art/201003/189235.htm
1>cl : Command line warning D9030: '/Gm' is incompatible with multiprocessing; ignoring /MP switch
解决办法是：
Properties -> Configuration Properties -> C/C++ -> Code Generation -> Enable Minimal Rebuild -> No(/Gm-)
Properties -> Configuration Properties -> C/C++ -> Geneal -> Multi-processor Compilation -> Yes(/MP)
一些含义和拓展资料：
Enable minimal rebuild
通过保存关联信息到.IDB文件，使编译器只对最新类定义改动过的源文件进行重编译，提高编译速度
Enable Incremental Compilation
同样通过.IDB文件保存的信息，只重编译最新改动过的函数
/MP (Build with Multiple Processes)
http://msdn.microsoft.com/en-us/library/bb385193.aspx
/Gm (Enable Minimal Rebuild)
http://msdn.microsoft.com/en-us/library/kfz8ad09.aspx
⑹ 如何编译xilinx仿真库
首先介绍一下Xilinx几个主要的仿真库（路径：D:\Xilinx\11.1\ISE\verilog\src\）
Unsim文件夹：Library of Unified component simulation models。仅用来做功能仿真，包括了Xilinx公司全部的标准元件。每个元件使用一个独立的文件，这样是为了方便一些特殊的编译向导指令，如`uselib等。
XilinxCoreLib: CORE Generator HDL Library model。仅用来做功能仿真，包括了使用Xilinx Core Generator工具产生的IP仿真模型，例如FIFO等。
SIMPRIM: Library of generic simulation primitives。用来做时序仿真或者门级功能仿真。
SmartModel：用来模拟非常复杂的一些FPGA设计，其中用到了Power PC或者RocketIO等。
我们一般只用其中的三个库：simprims，unisims，xilinxcorelib。
编译Xilinx仿真库有多种方法，比如，可以在ISE软件中编译xilinx仿真库，这样在ISE调用Modelsim进行仿真了。但是利用ISE调用Modelsim仿真虽然操作方便，但是每次仿真前都要先进行综合，这样会很费时间，如果单独用Modelsim进行仿真，则可以不用进行综合而直接进行功能仿真。不进行综合就仿真的结果是可能本来的设计就是不可综合的。但是只要按照可综合的代码风格进行设计一般不会出现这中问题。这样做的好处是节省了综合需要耗费的时间，所以下面主要介绍直接利用Modelsim编译Xilinx库，并进行仿真的流程。
Step1：在Modelsim的安装路径下建立一个文件夹，用来存储编译后的库文件。
Step2：打开Modelsim，更改路径为xilinx_lib
Step3：新建一个库，命名为xilinx_unisims，用来存放unisims库编译后的文件。
Step4：将unisims库文件编译到xilinx_unisims库中。选择Compile
在Library选择刚创建的xilinx_unsims库，查找范围为D:\Xilinx\11.1\ISE\verilog\src\unisims，然后全选所有文件，点击右下角Compile进行编译
编译完成后可以看到unisims库的文件都被编译到xilinx_unsims库中去了。
Step5：按照Step4的方法创建xilinx_corelib和xilinx_simprims两个库，分别将XilinxCoreLib和simprims文件夹的文件编译到这两个库中去。编译完成后可以看到Library中多出了刚才创建的三个库。
Step6：在安装目录下找到modelsim.ini文件，关掉它的只读属性，并添加以下三个语句，将这三个库添加到默认库文件中去。
添加完成后，保存，并把modelsim.ini改为只读。
这样以后再次打开Modelsim以后就可以看到Library中多出了刚才创建的三个库。
⑺ ise编译完成生成没成功
系统bug。ise编译是一款编写代码软握丛件，该软件在编译完成后出现没成功提示，是系旦皮岩统bug的原因，只需要模御将该软件关闭后重新打开即可。
⑻ ISE编译一个FPGA工程，place amp;route 这一步特别慢怎么办
是否资源用得比较满？如果这样的话则必然慢。加快速度可以通过换好的主机以及增加主机的内存来实现。