Ⅰ 怎样在quartus中，同一工程下，编译几个不同的模块，以便以后随时作为库调用
把所有模块加入到同一工程下 再把所编译的模块设为顶层文件 再进行编译
Ⅱ 你好，在QUARTUS II 里怎样把多个编译文件连在一起呢，请指教！
利用元件例化，最好把各个模块放在同一工程里（也可以不放在同一工程里，要调用比较麻烦），顶层文件给你个例子：LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; --使用库和程序包
ENTITY FREQTEST IS --定义FREQTEST实体
PORT(CLK :IN STD_LOGIC;
FSIN :IN STD_LOGIC;
DOUT :OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
END FREQTEST;
ARCHITECTURE struc OF FREQTEST IS
COMPONENT TESTCTL --调用元件TESTCTL
PORT(CLK:IN STD_LOGIC;
TSTEN : OUT STD_LOGIC;
CLR_CNT :OUT STD_LOGIC;
Load :OUT STD_LOGIC );
END COMPONENT TESTCTL;
COMPONENT CNT10 --调用元件CNT10
PORT(CLK : IN STD_LOGIC;
CLR: IN STD_LOGIC;
ENA : IN STD_LOGIC;
CQ :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CARRY_OUT :OUT STD_LOGIC);
END COMPONENT CNT10;
COMPONENT REG16B --调用元件16位锁存器
PORT( Load : IN STD_LOGIC;
din : IN STD_LOGIC_VECTOR(15 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
END COMPONENT;
SIGNAL Load1,TSTEN1, CLR_CNT1 : STD_LOGIC; --定义内部信号
SIGNAL DTO1 : STD_LOGIC_VECTOR(15 DOWNTO 0);
SIGNAL CARRY_OUT1 :STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
U1 : TESTCTL PORT MAP(CLK=>CLK, TSTEN=>TSTEN1,CLR_CNT=>CLR_CNT1, Load=>Load1);--例化语句，将节点进行电气连接
U2 : REG16B PORT MAP(Load=>Load1, DIN=>DTO1,DOUT=>DOUT);
U3 : CNT10 PORT MAP(CLK=>FSIN,CLR=>CLR_CNT1,ENA=>TSTEN1,CQ=>DTO1(3 DOWNTO 0),CARRY_OUT=>CARRY_OUT1(0)); --将计数器节点进行电气连接
U4 : CNT10 PORT MAP(CLK=>CARRY_OUT1(0),CLR=>CLR_CNT1,
ENA=>TSTEN1,CQ=>DTO1(7DOWNTO 4),
CARRY_OUT=>CARRY_OUT1(1));
U5 : CNT10 PORT MAP(CLK=>CARRY_OUT1(1),CLR=>CLR_CNT1,
ENA=>TSTEN1, CQ=>DTO1(11 DOWNTO 8),
CARRY_OUT=>CARRY_OUT1(2));
U6 : CNT10 PORT MAP(CLK=>CARRY_OUT1(2),CLR=>CLR_CNT1,
ENA=>TSTEN1, CQ=>DTO1(15 DOWNTO 12),
CARRY_OUT=>CARRY_OUT1(3));
END struc;
Ⅲ 如何用Quartus II对用Verilog HDL语言编写的源码进行仿真
要使用QuartusII 进行仿真，首先进行代码编译。
代码输入完成后，点击start compilation按钮开始编译，编译完毕后，点击新建按钮，新建一个WaveForm文件。
然后打开Node Finder，将Pin选择为 All，然后点击 find 按钮，将会将你的代码中的所有输入输出管脚都显示出来，用鼠标选择所有管脚，拖动到WaveForm文件的波形显示框中，每个管脚的状态就都出来了，在你想要输入的管脚上设置高低电平，完毕后，点击 Start Simulation 按钮开始仿真，结束后输出管脚会显示结果。
Ⅳ quartus ii 9.1中，怎么设置单独对某个文件进行编译
1.如果只是想检测语法错误，编辑框晌携左陪册边的工具按钮中有一个叫analog
current
file的按钮，用于检测当前打开的文件语法错误
2.建议你一个文件一个文件的完成，quartus每次综合都是将所有的芦谨宏源文件都编译一次，不管是否调用过
Ⅳ 在Quartus2下编译程序的具体操作步骤是什么，求各位懂的大神们指导一下
1.建立工程file -> new project wizard
2.建立文件file -> new -> verilog hdl或者vhdl，对想要编译文件，在project navigator中选择set as top-level entity，然后选择start analysis & synthesis(两个小箭头的图标)
3.建立仿真文件 file -> new -> vector waveform file ，添加要仿真的变量,保存（一定要手动保存），然后在主界面的Assignments -> settings 中的simulator settings中选择 simulation mode为Functional(一般默认为timing,一定要改掉)，simulator input中先把刚刚建立好的仿真文件.vwf
4.仿真步骤：主界面Processing -> generate functional simulation netlist，然后点击start simulation（蓝色箭头图标）