Ⅰ quartus中怎样编译打开的文件
将要编译的文件设为当前文件就可以编译了，或者打开文件的时候，先打开一个类quarus图标的你需要的文件的文件名，然后再打开文件就可以直接编译了
Ⅱ 你好，在QUARTUS II 里怎样把多个编译文件连在一起呢，请指教！
利用元件例化，最好把各个模块放在同一工程里（也可以不放在同一工程里，要调用比较麻烦），顶层文件给你个例子：LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; --使用库和程序包
ENTITY FREQTEST IS --定义FREQTEST实体
PORT(CLK :IN STD_LOGIC;
FSIN :IN STD_LOGIC;
DOUT :OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
END FREQTEST;
ARCHITECTURE struc OF FREQTEST IS
COMPONENT TESTCTL --调用元件TESTCTL
PORT(CLK:IN STD_LOGIC;
TSTEN : OUT STD_LOGIC;
CLR_CNT :OUT STD_LOGIC;
Load :OUT STD_LOGIC );
END COMPONENT TESTCTL;
COMPONENT CNT10 --调用元件CNT10
PORT(CLK : IN STD_LOGIC;
CLR: IN STD_LOGIC;
ENA : IN STD_LOGIC;
CQ :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CARRY_OUT :OUT STD_LOGIC);
END COMPONENT CNT10;
COMPONENT REG16B --调用元件16位锁存器
PORT( Load : IN STD_LOGIC;
din : IN STD_LOGIC_VECTOR(15 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
END COMPONENT;
SIGNAL Load1,TSTEN1, CLR_CNT1 : STD_LOGIC; --定义内部信号
SIGNAL DTO1 : STD_LOGIC_VECTOR(15 DOWNTO 0);
SIGNAL CARRY_OUT1 :STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
U1 : TESTCTL PORT MAP(CLK=>CLK, TSTEN=>TSTEN1,CLR_CNT=>CLR_CNT1, Load=>Load1);--例化语句，将节点进行电气连接
U2 : REG16B PORT MAP(Load=>Load1, DIN=>DTO1,DOUT=>DOUT);
U3 : CNT10 PORT MAP(CLK=>FSIN,CLR=>CLR_CNT1,ENA=>TSTEN1,CQ=>DTO1(3 DOWNTO 0),CARRY_OUT=>CARRY_OUT1(0)); --将计数器节点进行电气连接
U4 : CNT10 PORT MAP(CLK=>CARRY_OUT1(0),CLR=>CLR_CNT1,
ENA=>TSTEN1,CQ=>DTO1(7DOWNTO 4),
CARRY_OUT=>CARRY_OUT1(1));
U5 : CNT10 PORT MAP(CLK=>CARRY_OUT1(1),CLR=>CLR_CNT1,
ENA=>TSTEN1, CQ=>DTO1(11 DOWNTO 8),
CARRY_OUT=>CARRY_OUT1(2));
U6 : CNT10 PORT MAP(CLK=>CARRY_OUT1(2),CLR=>CLR_CNT1,
ENA=>TSTEN1, CQ=>DTO1(15 DOWNTO 12),
CARRY_OUT=>CARRY_OUT1(3));
END struc;
Ⅲ quartus怎么编译使用
可以有增量式编译
Ⅳ quartus怎么不能开始编译我打开了下载的一个vhdl 语言的一个文件，怎么不能开始编译
首先看看这个vhdl语言文件是不是在一个工程中，并且实体名必须和工程名相同，这样才可编译。第二是仿真，建立了波形文件，要打开仿真工具，进行功能仿真，输出仿真图才可正确仿真。
Ⅳ quartus ii 9.1中，怎么设置单独对某个文件进行编译
1.如果只是想检测语法错误，编辑框左边的工具按钮中有一个叫analog current file的按钮，用于检测当前打开的文件语法错误
2.建议你一个文件一个文件的完成，quartus每次综合都是将所有的源文件都编译一次，不管是否调用过
Ⅵ 求教关于QuartusII的文件编译问题
这个问题还么有考虑过...不过建议还是从顶层文件对整个工程进行编译来估算比较合理。
Ⅶ Quartus II中的完全编译包括几个环节每个环节分别完成什么功能
直接全编译(Ctrl + L)就知道有哪些环节了
分析和综合:这里主要是检查每个源文件的语法错误,生成门级代码,模块之间的错误可能检查不出来;
布局和布线:针对不同的器件进行优化,布局布线,这是关键步骤
汇编:产生编程文件,简单的fpga工程就完了
完整的步骤还有时序约束,约束完再编译,查看时序分析是否满足条件,再修改,这是一个反复的过程,如果要用第三方的工具进行仿真还需要单独生成对应的时序网表,包括一下仿真模型,延时输出文件等
Ⅷ QUARTUS 一个工程多个文件如何编译
自顶向下设计，可以有多个文件，正常编译。
Ⅸ <<<quartus II>>>如何将几个文件导入到同一个工程文件中
一个工程里面一般都是只有一个文件，否则编译时就不知道是哪个了。
在设计顶层文件时，我到是添加过多个文件到同一个工程中去步骤如下：
project---add/remove file toproject---点击“三个点”---找到你要添加的文件----add---确定，就好了。
回到主页面，在左上脚中点 files---device design files 中就可看到你添加的文件了。
我也是初学，也不很懂，不知道是不是你想要的，但上面的步骤只是在设计顶层文件时用到的
Ⅹ 怎样在quartus中，同一工程下，编译几个不同的模块，以便以后随时作为库调用
把所有模块加入到同一工程下 再把所编译的模块设为顶层文件 再进行编译