⑴ 濡备綍浣跨敤quartus ii缁煎悎
QuartusII 鏄疉ltera鍏鍙稿紑鍙戠殑锷熻兘链寮哄ぇ镄凯LD缂栬疟宸ュ叿锛屽叏闱㈠彇浠MAX锛婸LUS
浣跨敤姝ラわ细
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(2) Fitter 鍣ㄤ欢璧勬簮鍒╃敤𨱍呭喌锛屽紩鑴氩垎閰嶆儏鍐电瓑
(3) Assembler 杩炵嚎钖勫厓浠
(4) Timing Analyzer 镞堕棿鍒嗘瀽
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锛3锛夎繛绾
⑵ 你好，在QUARTUS II 里怎样把多个编译文件连在一起呢，请指教！
利用元件例化，最好把各个模块放在同一工程里（也可以不放在同一工程里，要调用比较麻烦），顶层文件给你个例子：LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; --使用库和程序包
ENTITY FREQTEST IS --定义FREQTEST实体
PORT(CLK :IN STD_LOGIC;
FSIN :IN STD_LOGIC;
DOUT :OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
END FREQTEST;
ARCHITECTURE struc OF FREQTEST IS
COMPONENT TESTCTL --调用元件TESTCTL
PORT(CLK:IN STD_LOGIC;
TSTEN : OUT STD_LOGIC;
CLR_CNT :OUT STD_LOGIC;
Load :OUT STD_LOGIC );
END COMPONENT TESTCTL;
COMPONENT CNT10 --调用元件CNT10
PORT(CLK : IN STD_LOGIC;
CLR: IN STD_LOGIC;
ENA : IN STD_LOGIC;
CQ :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CARRY_OUT :OUT STD_LOGIC);
END COMPONENT CNT10;
COMPONENT REG16B --调用元件16位锁存器
PORT( Load : IN STD_LOGIC;
din : IN STD_LOGIC_VECTOR(15 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
END COMPONENT;
SIGNAL Load1,TSTEN1, CLR_CNT1 : STD_LOGIC; --定义内部信号
SIGNAL DTO1 : STD_LOGIC_VECTOR(15 DOWNTO 0);
SIGNAL CARRY_OUT1 :STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
U1 : TESTCTL PORT MAP(CLK=>CLK, TSTEN=>TSTEN1,CLR_CNT=>CLR_CNT1, Load=>Load1);--例化语句，将节点进行电气连接
U2 : REG16B PORT MAP(Load=>Load1, DIN=>DTO1,DOUT=>DOUT);
U3 : CNT10 PORT MAP(CLK=>FSIN,CLR=>CLR_CNT1,ENA=>TSTEN1,CQ=>DTO1(3 DOWNTO 0),CARRY_OUT=>CARRY_OUT1(0)); --将计数器节点进行电气连接
U4 : CNT10 PORT MAP(CLK=>CARRY_OUT1(0),CLR=>CLR_CNT1,
ENA=>TSTEN1,CQ=>DTO1(7DOWNTO 4),
CARRY_OUT=>CARRY_OUT1(1));
U5 : CNT10 PORT MAP(CLK=>CARRY_OUT1(1),CLR=>CLR_CNT1,
ENA=>TSTEN1, CQ=>DTO1(11 DOWNTO 8),
CARRY_OUT=>CARRY_OUT1(2));
U6 : CNT10 PORT MAP(CLK=>CARRY_OUT1(2),CLR=>CLR_CNT1,
ENA=>TSTEN1, CQ=>DTO1(15 DOWNTO 12),
CARRY_OUT=>CARRY_OUT1(3));
END struc;
⑶ quartus ii中怎么编译vhdl语言的程序
首先建立一个工程项目，在这个项目中建立VHDL源代码文件，顶层文件名与项目名相同（但后缀不同）。然后在菜单中选定编译就行了。
⑷ Quartus II中的完全编译包括几个环节每个环节分别完成什么功能
直接全编译(Ctrl + L)就知道有哪些环节了
分析和综合:这里主要是检查每个源文件的语法错误,生成门级代码,模块之间的错误可能检查不出来;
布局和布线:针对不同的器件进行优化,布局布线,这是关键步骤
汇编:产生编程文件,简单的fpga工程就完了
完整的步骤还有时序约束,约束完再编译,查看时序分析是否满足条件,再修改,这是一个反复的过程,如果要用第三方的工具进行仿真还需要单独生成对应的时序网表,包括一下仿真模型,延时输出文件等
⑸ 在Quartus2下编译程序的具体操作步骤是什么，求各位懂的大神们指导一下
1.建立工程file -> new project wizard
2.建立文件file -> new -> verilog hdl或者vhdl，对想要编译文件，在project navigator中选择set as top-level entity，然后选择start analysis & synthesis(两个小箭头的图标)
3.建立仿真文件 file -> new -> vector waveform file ，添加要仿真的变量,保存（一定要手动保存），然后在主界面的Assignments -> settings 中的simulator settings中选择 simulation mode为Functional(一般默认为timing,一定要改掉)，simulator input中先把刚刚建立好的仿真文件.vwf
4.仿真步骤：主界面Processing -> generate functional simulation netlist，然后点击start simulation（蓝色箭头图标）
⑹ 璋佽兘锻婅瘔鎴戯纴Quartus II9.0 镐庝箞缂栬疟锛屾庝箞搴旂敤
凿滃崟镙忔槸链変釜涓夎掔﹀彿灏辨槸鍏ㄧ紪璇
⑺ quartus ii 9.1中，怎么设置单独对某个文件进行编译
1.如果只是想检测语法错误，编辑框左边的工具按钮中有一个叫analog current file的按钮，用于检测当前打开的文件语法错误
2.建议你一个文件一个文件的完成，quartus每次综合都是将所有的源文件都编译一次，不管是否调用过