fpga设计指南pdf

Ⅰ xilinx新一代fpga设计套件vivado应用指南 怎么样

Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的。看了大家很多的博文，基本上都是用GUI创建工程，那我就简单介绍一下Vivado的脚本使用。
在ISE设计套件中，支持多种脚本： 可以用xperl来运行perl脚本，可以用xtclsh来运行Tcl脚本，还可以用windows批处理脚本来运行设计流程。
ISE集成的Tcl脚本解释器为8.4版本。同时，ISE GUI中的Tcl console功能不够强大，部分组件使用的脚本也与Tcl有不同，导致Tcl脚本在ISE上并不十分流行。
在Vivado上，Tcl已经成为唯一支持的脚本。并且，所有操作都有对应的Tcl脚本可以执行。所以，掌握Tcl脚本语言对掌握Vivado的使用有重要帮助。
Vivado上集成的Tcl脚本解释器为8.5版本，也是目前比较流行的Tcl版本。Vivado的核心就是一个脚本解释器，GUI界面只是将各种脚本命令封装为图形化界面而已。

Ⅱ FPGA设计指南：器件、工具和流程的目录

第1章概论
1.1什么是FPGA
1.2FPGA为什么令人感兴趣
1.3FPGA的用途
1.4本书内容
1.5本书不包括什么
1.6读者对象
第2章基本概念
2.1FPGA的核心
2.2简单的可编程功能
2.3熔丝连接技术
2.4反熔丝技术
2.5掩模编程器件
2.6PROM
2.7基于EPROM的技术
2.8基于EEPROM的技术
2.9基于闪存的技术
2.10基于SRAM的技术
2.11小结
第3章FPGA的起源
3.1相关的技术
3.2晶体管
3.3集成电路
3.4SRAM/DRAM和微处理器
3.5SPLD和CPLD
3.5.1PROM
3.5.2PLA
3.5.3PAL和GAL
3.5.4其他可编程选择
3.5.5CPLD
3.5.6ABEL、CUPL、PALASM、JEDEC等
3.6专用集成电路（门阵列等）
3.6.1全定制
3.6.2Micromatrix和Micromosaic
3.6.3门阵列
3.6.4标准单元器件
3.6.5结构化ASIC
3.7FPGA
3.7.1FPGA平台
3.7.2FPGA-ASIC 混合
3.7.3FPGA厂商如何设计芯片
第4章FPGA结构的比较
4.1一点提醒
4.2一些背景信息
4.3反熔丝与SRAM与其他
4.3.1基于SRAM的器件
4.3.2以SRAM为基础器件的安全问题和解决方案
4.3.3基于反熔丝的器件
4.3.4基于EPROM的器件
4.3.5基于E2PROM/FLASH的器件
4.3.6FLASH-SRAM混合器件
4.3.7小结
4.4细粒、中等微粒和粗粒结构
4.5MUX与基于LUT的逻辑块
4.5.1基于MUX的结构
4.5.2基于LUT的结构
4.5.3基于MUX还是基于LUT
4.5.43、4、5或6输入LUT
4.5.5LUT与分布RAM与SR
4.6CLB、LAB与slices
4.6.1Xlilinx 逻辑单元
4.6.2Altera逻辑部件
4.6.3slicing和dicing
4.6.4CLB和LAB
4.6.5分布RAM和移位寄存器
4.7快速进位链
4.8内嵌RAM
4.9内嵌乘法器、加法器、MAC等
4.10内嵌处理器核（硬的和软的）
4.10.1硬微处理器核
4.10.2软微处理器核
4.11时钟树和时间管理器
4.11.1时钟树
4.11.2时钟管理器
4.12通用I/O
4.12.1可配置I/O标准
4.12.2可配置I/O阻抗
4.12.3核与I/O电压
4.13吉比特传输
4.14硬IP、软IP和固IP
4.15系统门与实际的门
4.16FPGA年
第5章FPGA编程（配置）
5.1引言
5.2配置文件
5.3配置单元
5.4基于反熔丝的FPGA
5.5基于SRAM的FPGA
5.5.1迅速的过程欺骗了眼睛
5.5.2对嵌入式（块）RAM、分布RAM编程
5.5.3多编程链
5.5.4器件的快速重新初始化
5.6使用配置端口
5.6.1FPGA作为主设备串行下载
5.6.2FPGA作为主设备并行下载
5.6.3FPGA作为从设备并行下载
5.6.4FPGA作为从设备串行下载
5.7使用JTAG端口
5.8使用嵌入式处理器
第6章谁在参与游戏
6.1引言
6.2FPGA和FPAA提供商
6.3FPNA 提供商
6.4全线EDA提供商
6.5专业FPGA和独立EDA提供商
6.6使用专门工具的FPGA设计顾问
6.7开源、免费和低成本的设计工具
第7章FPGA与ASIC设计风格
7.1引言
7.2编码风格
7.3流水线和逻辑层次
7.3.1什么是流水线
7.3.2电子系统中的流水线
7.3.3逻辑层次
7.4异步设计实践
7.4.1异步结构
7.4.2组合回路
7.4.3延迟链
7.5时钟考虑
7.5.1时钟域
7.5.2时钟平衡
7.5.3门控时钟与使能时钟
7.5.4PLL和时钟调节电路
7.5.5跨时钟域数据传输的可靠性
7.6寄存器和锁存器考虑
7.6.1锁存器
7.6.2具有“置位”和“复位”输入的触发器
7.6.3全局复位和初始化条件
7.7资源共享（时分复用）
7.7.1使用它或者放弃它
7.7.2其他内容
7.8状态机编码
7.9测试方法学
第8章基于原理图的设计流程
8.1往昔的时光
8.2EDA初期
8.2.1前端工具，如逻辑仿真
8.2.2后端工具如版图设计
8.2.3CAE + CAD = EDA
8.3简单的原理图驱动ASIC设计流程
8.4简单（早期）的原理图驱动FPGA设计流程
8.4.1映射
8.4.2包装
8.4.3布局和布线
8.4.4时序分析和布局布线后仿真
8.5 平坦的原理图与分层次的原理图
8.5.1沉闷的扁平原理图
8.5.2分等级（基于模块）的原理图
8.6今天的原理图驱动设计流程
第9章基于HDL的设计流程
9.1基于原理图流程的问题
9.2基于HDL设计流程的出现
9.2.1不同的抽象层次
9.2.2早期基于HDL的ASIC设计流程
9.2.3早期基于HDL的FPGA设计流程
9.2.4知道结构的FPGA流程
9.2.5逻辑综合与基于物理的综合
9.3图形设计输入的生活
9.4绝对过剩的HDL
9.4.1Verilog HDL
9.4.2VHDL和VITAL
9.4.3混合语言设计
9.4.4UDL/I
9.4.5Superlog 和 SystemVerilog
9.4.6SystemC
9.5值得深思的事
9.5.1担心，非常担心
9.5.2串行与并行多路复用器
9.5.3小心锁存器
9.5.4聪明地使用常量
9.5.5资源共用考虑
9.5.6还有一些不可忽视的内容
第10章FPGA设计中的硅虚拟原型
10.1什么是硅虚拟原型
10.2基于ASIC的SVP方法
10.2.1门级SVP（由快速综合产生）
10.2.2门级SVP（由基于增益的综合产生）
10.2.3团簇SVP
10.2.4基于RTL的SVP
10.3基于FPGA的SVP
10.3.1交互式操作
10.3.2增量式布局布线
10.3.3基于RTL的FPGASVP
第11章基于C/C++等语言的设计流程
11.1 传统的HDL设计流程存在的问题
11.2 C对C++与并行执行对顺序执行
11.3 基于SystemC的设计流程
11.3.1 什么是SystemC以及它从哪里来
11.3.2 SystemC 1.0
11.3.3 SystemC 2.0
11.3.4 抽象级
11.3.5 基于SystemC设计流程的可选方案
11.3.6要么喜爱它，要么讨厌它
11.4基于增强型C/C++的设计流程
11.4.1什么是增强型C/C++
11.4.2可选择的增强型C/C++设计流程
11.5基于纯C/C++的设计流程
11.6综合的不同抽象级别
11.7混合语言设计和验证环境
第12章基于DSP的设计流程
12.1DSP简介
12.2可选择的DSP实现方案
12.2.1随便选一个器件，不过不要让我看到是哪种器件
12.2.2系统级评估和算法验证
12.2.3在DSP内核中运行的软件
12.2.4专用DSP硬件
12.2.5与DSP相关的嵌入式FPGA资源
12.3针对DSP的以FPGA为中心的设计流程
12.3.1专用领域语言
12.3.2系统级设计和仿真环境
12.3.3浮点与定点表示
12.3.4系统/算法级向RTL的转换（手工转换）
12.3.5系统/算法级向RTL的转换（自动生成）
12.3.6系统/算法级向C/C++的转换
12.3.7模块级IP环境
12.3.8别忘了测试平台
12.4DSP与VHDL/Verilog混合设计环境
第13章基于嵌入式处理器的设计流程
13.1引言
13.2硬核与软核
13.2.1硬核
13.2.2微处理器软核
13.3将设计划分为硬件和软件部分
13.4硬件和软件的世界观
13.5利用FPGA作为自身的开发环境
13.6增强设计的可见性
13.7其他一些混合验证方法
13.7.1RTL（VHDL或Verilog）
13.7.2C/C++、SystemC等
13.7.3硬件模拟器中的物理芯片
13.7.4指令集仿真器
13.8一个相当巧妙的设计环境
第14章模块化设计和增量设计
14.1将设计作为一个大的模块进行处理
14.2将设计划分为更小的模块
14.2.1模块化设计
14.2.2增量设计
14.2.3存在的问题
14.3总有其他办法
第15章高速设计与其他PCB设计注意事项
15.1开始之前
15.2我们都很年轻，因此
15.3变革的时代
15.4其他注意事项
15.4.1高速设计
15.4.2信号完整性分析
15.4.3SPICE与IBIS
15.4.4起动功率
15.4.5使用内部末端阻抗
15.4.6串行或并行处理数据
第16章观察FPGA的内部节点
16.1缺乏可见性
16.2使用多路复用技术
16.3专用调试电路
16.4虚拟逻辑分析仪
16.5虚拟线路
16.5.1问题描述
16.5.2虚拟线路解决方案
第17章IP
17.1IP的来源
17.2人工优化的IP
17.2.1未加密的RTL级IP
17.2.2加密的RTL级IP
17.2.3未经布局布线的网表级IP
17.2.4布局布线后的网表级IP
17.3IP核生成器
17.4综合资料
第18章ASIC设计与FPGA设计之间的移植
18.1可供选择的设计方法
18.1.1只做FPGA设计
18.1.2FPGA之间的转换
18.1.3FPGA到ASIC的转换
18.1.4ASIC到FPGA的转换
第19章仿真、综合、验证等设计工具
19.1引言
19.2仿真（基于周期、事件驱动等）
19.2.1什么是事件驱动逻辑仿真器
19.2.2事件驱动逻辑仿真器发展过程简述
19.2.3逻辑值与不同逻辑值系统
19.2.4混合语言仿真
19.2.5其他延迟格式
19.2.6基于周期的仿真器
19.2.7选择世界上最好的逻辑仿真器
19.3综合（逻辑/HDL综合与物理综合）
19.3.1逻辑/HDL综合技术
19.3.2物理综合技术
19.3.3时序重调、复制及二次综合
19.3.4选择世界上最好的综合工具
19.4时序分析（静态与动态）
19.4.1静态时序分析
19.4.2统计静态时序分析
19.4.3动态时序分析
19.5一般验证
19.5.1验证IP
19.5.2验证环境和创建testbench
19.5.3分析仿真结果
19.6形式验证
19.6.1形式验证的不同种类
19.6.2形式验证究竟是什么
19.6.3术语及定义
19.6.4其他可选的断言/属性规范技术
19.6.5静态形式验证和动态形式验证
19.6.6各种语言的总结
19.7混合设计
19.7.1HDL语言到C语言的转换
19.7.2代码覆盖率
19.7.3性能分析
第20章选择合适的器件
20.1丰富的选择
20.2要是有选型工具就好了
20.3工艺
20.4基本资源和封装
20.5通用I/O接口
20.6嵌入式乘法器、RAM等
20.7嵌入式处理器核
20.8吉比特I/O能力
20.9可用的IP
20.10速度等级
20.11轻松的注解
第21章吉比特收发器
21.1引言
21.2差分对
21.3多种多样的标准
21.48bit/10bit编码等
21.5深入收发器模块内部
21.6组合多个收发器
21.7可配置资源
21.7.1逗号检测
21.7.2差分输出摆幅
21.7.3片内末端电阻
21.7.4预加重
21.7.5均衡化
21.8时钟恢复、抖动和眼图
21.8.1时钟恢复
21.8.2抖动和眼图
第22章可重配置计算
22.1可动态重配置逻辑
22.2可动态重配置互连线
22.3可重配置计算
第23章现场可编程节点阵列
23.1引言
23.2算法评估
23.3picoChip公司的picoArray技术
23.3.1一个理想的picoArray应用：无线基站
23.3.2picoArray设计环境
23.4QuickSilver公司的ACM技术
23.4.1设计混合节点
23.4.2系统控制器节点、输入输出节点及其他节点
23.4.3空间与时间分割
23.4.4在ACM上创建和运行程序
23.4.5还有更多的内容
23.5这就是硅，但与我们知道的并不相同
第24章独立的设计工具
24.1引言
24.2ParaCore Architect
24.2.1产生浮点处理功能模块
24.2.2产生FFT功能模块
24.2.3基于网络的接口
24.3Confluence系统设计语言
24.3.1一个简单的例子
24.3.2还有更多的功能
24.3.3免费评估版本
24.4你是否具有这种工具
第25章创建基于开源的设计流程
25.1如何白手起家创办一家FPGA设计工作室
25.2开发平台：Linux
25.3验证环境
25.3.1Icarus Verilog
25.3.2Dinotrace和GTKWave
25.3.3Covered代码覆盖率工具
25.3.4Verilator
25.3.5Python
25.4形式验证
25.4.1开源模型检查
25.4.2基于开源的自动推断
25.4.3真正的问题是什么
25.5访问公共IP元件
25.5.1OpenCores
25.5.2OVL
25.6综合与实现工具
25.7FPGA开发板
25.8综合材料
第26章FPGA未来的发展
26.1一种担忧
26.2下一代结构和技术
26.2.1十亿晶体管级器件
26.2.2超快速I/O
26.2.3超快速配置
26.2.4更多的硬IP
26.2.5模拟与混合信号器件
26.2.6ASMBL与其他结构
26.2.7不同的结构粒度
26.2.8ASIC结构中的嵌入式FPGA内核
26.2.9ASIC和FPGA结构中嵌入FPNA内核或者相反
26.2.10基于MRAM的器件
26.3设计工具
26.4期待意外的发生
附录
附录A 信号完整性简介
附录B深亚微米延迟效应
附录C线性移位寄存器

Ⅲ 什么是FPGA 关于FPGA的介绍

1、FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

2、简介：FPGA设计不是简单的芯片研究，主要是利用 FPGA 的模式进行其他行业产品的设计。 与 ASIC 不同，FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析，结合当前我国的实际情况以及国内领先的FPGA产品可以发现相关技术在未来的发展方向，对我国科技水平的全面提高具有非常重要的推动作用。

3、与传统模式的芯片设计进行对比，FPGA 芯片并非单纯局限于研究以及设计芯片，而是针对较多领域产品都能借助特定芯片模型予以优化设计。从芯片器件的角度讲，FPGA 本身构成 了半定制电路中的典型集成电路，其中含有数字管理模块、内嵌式单元、输出单元以及输入单元等。在此基础上，关于FPGA芯片有必要全面着眼于综合性的芯片优化设计，通过改进当前的芯片设计来增设全新的芯片功能，据此实现了芯片整体构造的简化与性能提升。

Ⅳ 需要cpld和fpga的详细说明

CPLD
[编辑本段]简介
CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。
CPLD主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。
发展历史及应用领域：
20世纪70年代，最早的可编程逻辑器件--PLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。为弥补PLD只能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件--CPLD。目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。
器件特点：
它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。
如何使用：
CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。
这里以抢答器为例讲一下它的设计（装修）过程，即芯片的设计流程。CPLD的工作大部分是在电脑上完成的。打开集成开发软件(Altera公司 Max+pluxII)→画原理图、写硬件描述语言（VHDL，Verilog）→编译→给出逻辑电路的输入激励信号，进行仿真，查看逻辑输出结果是否正确→进行管脚输入、输出锁定（7128的64个输入、输出管脚可根据需要设定）→生成代码→通过下载电缆将代码传送并存储在CPLD芯片中。7128这块芯片各管脚已引出，将数码管、抢答开关、指示灯、蜂鸣器通过导线分别接到芯片板上，通电测试，当抢答开关按下，对应位的指示灯应当亮，答对以后，裁判给加分后，看此时数码显示加分结果是否正确，如发现有问题，可重新修改原理图或硬件描述语言，完善设计。设计好后，如批量生产，可直接复制其他CPLD芯片，即写入代码即可。如果要对芯片进行其它设计，比如进行交通灯设计，要重新画原理图、或写硬件描述语言，重复以上工作过程，完成设计。这种修改设计相当于将房屋进行了重新装修，这种装修对CPLD来说可进行上万次。
家庭成员：经过几十年的发展，许多公司都开发出了CPLD可编程逻辑器件。比较典型的就是Altera、Lattice、Xilinx世界三大权威公司的产品，这里给出常用芯片： Altera EPM7128S (PLCC84)
Lattice LC4128V (TQFP100)
Xilinx XC95108 (PLCC84)
[编辑本段]FPGA与CPLD的辨别和分类
FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：
将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。
将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。

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FPGA目录
【FPGA工作原理】
【FPGA配置模式】
【FPGA主要生产厂商介绍】
FPGA与CPLD的辨别和分类
FPGA的应用

FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
[编辑本段]【FPGA工作原理】
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：
1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和I／O引脚。
4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。
[编辑本段]【FPGA配置模式】
FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。
如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。
例如，领先FPGA厂商Xilinx最近推出的Virtex-5系列采用65nm工艺，可提供高达33万个逻辑单元、1,200个I/O和大量硬IP块。超大容量和密度使复杂的布线变得更加不可预测，由此带来更严重的时序收敛问题。此外，针对不同应用而集成的更多数量的逻辑功能、DSP、嵌入式处理和接口模块，也让时钟管理和电压分配问题变得更加困难。
幸运地是，FPGA厂商、EDA工具供应商正在通力合作解决65nm FPGA独特的设计挑战。不久以前，Synplicity与Xilinx宣布成立超大容量时序收敛联合工作小组，旨在最大程度帮助地系统设计工程师以更快、更高效的方式应用65nm FPGA器件。设计软件供应商Magma推出的综合工具Blast FPGA能帮助建立优化的布局，加快时序的收敛。
最近FPGA的配置方式已经多元化！
[编辑本段]【FPGA主要生产厂商介绍】
1、Altera
2、Xilinx
3、Actel
4、Lattice
其中Altera和Xilinx主要生产一般用途FPGA，其主要产品采用RAM工艺。Actel主要提供非易失性FPGA，产品主要基于反熔丝工艺和FLASH工艺。
FPGA设计的注意事项
不管你是一名逻辑设计师、硬件工程师或系统工程师，甚或拥有所有这些头衔，只要你在任何一种高速和多协议的复杂系统中使用了FPGA，你就很可能需要努力解决好器件配置、电源管理、IP集成、信号完整性和其他的一些关键设计问题。不过，你不必独自面对这些挑战，因为在当前业内领先的FPGA公司里工作的应用工程师每天都会面对这些问题，而且他们已经提出了一些将令你的设计工作变得更轻松的设计指导原则和解决方案。
I/O信号分配
可提供最多的多功能引脚、I/O标准、端接方案和差分对的FPGA在信号分配方面也具有最复杂的设计指导原则。尽管Altera的FPGA器件没有设计指导原则(因为它实现起来比较容易)，但赛灵思的FPGA设计指导原则却很复杂。但不管是哪一种情况，在为I/O引脚分配信号时，都有一些需要牢记的共同步骤：
1. 使用一个电子数据表列出所有计划的信号分配，以及它们的重要属性，例如I/O标准、电压、需要的端接方法和相关的时钟。
2. 检查制造商的块/区域兼容性准则。
3. 考虑使用第二个电子数据表制订FPGA的布局，以确定哪些管脚是通用的、哪些是专用的、哪些支持差分信号对和全局及局部时钟、哪些需要参考电压。
4. 利用以上两个电子数据表的信息和区域兼容性准则，先分配受限制程度最大的信号到引脚上，最后分配受限制最小的。例如，你可能需要先分配串行总线和时钟信号，因为它们通常只分配到一些特定引脚。
5. 按照受限制程度重新分配信号总线。在这个阶段，可能需要仔细权衡同时开关输出(SSO)和不兼容I/O标准等设计问题，尤其是当你具有很多个高速输出或使用了好几个不同的I/O标准时。如果你的设计需要局部/区域时钟，你将可能需要使用高速总线附近的管脚，最好提前记住这个要求，以免最后无法为其安排最合适的引脚。如果某个特定块所选择的I/O标准需要参考电压信号，记住先不要分配这些引脚。差分信号的分配始终要先于单端信号。如果某个FPGA提供了片内端接，那么它也可能适用于其他兼容性规则。
6. 在合适的地方分配剩余的信号。
在这个阶段，考虑写一个只包含端口分配的HDL文件。然后通过使用供应商提供的工具或使用一个文本编辑器手动创建一个限制文件，为I/O标准和SSO等增加必要的支持信息。准备好这些基本文件后，你可以运行布局布线工具来确认是否忽视了一些准则或者做了一个错误的分配。
这将使你在设计的初始阶段就和布局工程师一起工作，共同规划PCB的走线、冗余规划、散热问题和信号完整性。FPGA工具可能可以在这些方面提供帮助，并协助你解决这些问题，因此你必须确保了解你的工具包的功能。
你咨询一位布局专家的时间越晚，你就越有可能需要去处理一些复杂的问题和设计反复，而这些可能可以通过一些前期分析加以避免。一旦你实现了满意的信号分配，你就要用限制文件锁定它们。
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基于CMOS的设计主要消耗三类切率：内部的（短路）、漏电的（静态的）以及开关的（电容）。当门电路瞬变时，VDD与地之间短路连接消耗内部功率。漏电功耗是CMOS工艺普遍存在的寄生效应引起的。而开关功耗则是自负载电容,放电造成的。开关功耗与短路功耗合在一起称为动态功耗。下面介绍降低静态功耗和动态功耗的设计技巧。
降低静态功耗
虽然静态电流与动态电流相比可以忽略不计，然而对电池供电的手持设备就显得十分重要，在设备通电而不工作时更是如此。静态电流的因素众多，包括处于没有完全关断或接通的状态下的I/O以及内部晶体管的工作电流、内部连线的电阻、输入与三态电驱动器上的拉或下拉电阻。在易失性技术中，保持编程信息也需一定的静态功率。抗熔断是一种非易失性技术，因此信息存储不消耗静态电流。
下面介绍几种降低静态功耗的设计方法：
•驱动输入应有充分的电压电平，因而所有晶体管都是完全通导或关闭的。
•由于I/O线上的上拉或下拉电阻要消耗一定的电流，因此尽量避免使用这些电阻。
•少用驱动电阻或双极晶体管，这些器件需维持一个恒定电流，从而增加了静态电流。
•将时钟引脚按参数表推荐条件连接至低电平。悬空的时钟输入会大大增加静态电流。
•在将设计划分为多个器件时，减少器件间I/O的使用。
eX器件LP方式引脚的使用
Actel eX系列设计了特殊的低功率“休眠”模式。在该引脚驱动至高电平800ns后，器件进入极低功率待机模式，待机电流小于100μA。在低功率模式下，所有I/O（除时钟输入外）都处于三态，而内核全部断电。由于内核被断电，触发器中存储的信息会丢失，在进入工作模式（在引脚驱动至低平200ms后）时，用户需再次对器件初始化。同样，用户也应关闭所有通过CLKA、CLKB以及HCLK输入的时钟。然而这些时钟并不处于三态，时钟就可进入器件，从而增加功耗，因此在低功率模式下，时钟输入必须处于逻辑0或逻辑1。
有时用户很难阻止时钟进入器件。在此场合，用户可使用与CLKA或CLKA相邻的正常输入引脚并在设计中加进CLKINT。这样，时钟将通过靠近时钟引脚的正常输入进入器件，再通过CLKINT向器件提供时钟资源。
采用这种输入电路后，由于常规I/O是三态的，因此用户不必担心时钟进入器件。当然，增加一级门电路会产生0.6ns的较大时钟延时，幸好这在多数低功率设计中是可以接受的。注意应将与CLKINT缓冲器相关的CLKA或CLKB引脚接地。
此外还要注意，CLKINT只可用作连线时钟，HCLK并不具备将内部走线网连接到HCLK的能力，因而HCLK资源不能被常规输入驱动。换句话说，如果使用LP引脚就不能使用HCLK；使用HCLK时就应在外部截断时钟信号。
降低动态功耗
动态功耗是在时钟工作且输入正在开关时的功耗。对CMOS电路，动态功耗基本上确定了总功耗。动态功耗包括几个成分，主要是电容负载充电与放电（内部与I/O）以及短路电流。多数动态功率是内部或外部电容向器件充、放电消耗的。如果器件驱动多个I/O负载，大量的动态电流构成总功耗的主要部分。
对设计中给定的驱动器，动态功耗由下式计算
p=CL×V 2 DD×f
式中，CL是电容负载，VDD是电源电压，f则是开关频率。总功耗是每个驱动器功耗之总和。
由于VDD是固定的，降低内部功耗就要降低平均逻辑开关频率，减少每个时钟沿处的逻辑开关总数、减少连线网络，特别是高频信号连线网络中的电容值。对低功率设计，需要从系统至工艺的每个设计级别中采取相应预防措施，级别越高，效果越好。
[编辑本段]FPGA与CPLD的辨别和分类
FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：
将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。
将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。
[编辑本段]FPGA的应用
FPGA的应用可分为三个层面：电路设计，产品设计，系统设计1．电路设计中FPGA的应用
连接逻辑，控制逻辑是FPGA早期发挥作用比较大的领域也是FPGA应用的基石．事实上在电路设计中应用FPGA的难度还是比较大的这要求开发者要具备相应的硬件知识（电路知识）和软件应用能力（开发工具）这方面的人才总是紧缺的，往往都从事新技术，新产品的开发成功的产品将变成市场主流基础产品供产品设计者应用在不远的将来，通用和专用IP的设计将成为一个热门行业！搞电路设计的前提是必须要具备一定的硬件知识．在这个层面，干重于学，当然，快速入门是很重要的，越好的位子越不等人电路开发是黄金饭碗．
2．产品设计
把相对成熟的技术应用到某些特定领域如通讯，视频，信息处理等等开发出满足行业需要并能被行业客户接受的产品这方面主要是FPGA技术和专业技术的结合问题，另外还有就是与专业客户的界面问题产品设计还包括专业工具类产品及民用产品，前者重点在性能，后者对价格敏感产品设计以实现产品功能为主要目的，FPGA技术是一个实现手段在这个领域，FPGA因为具备接口，控制，功能IP，内嵌CPU等特点有条件实现一个构造简单，固化程度高，功能全面的系统产品设计将是FPGA技术应用最广大的市场，具有极大的爆发性的需求空间产品设计对技术人员的要求比较高，路途也比较漫长不过现在整个行业正处在组建”首发团队”的状态，只要加入，前途光明产品设计是一种职业发展方向定位，不是简单的爱好就能做到的！产品设计领域会造就大量的企业和企业家，是一个近期的发展热点和机遇
3．系统级应用
系统级的应用是FPGA与传统的计算机技术结合，实现一种FPGA版的计算机系统如用Xilinx V-4, V-5系列的FPGA，实现内嵌POWER PC CPU, 然后再配合各种外围功能，实现一个基本环境，在这个平台上跑LINIX等系统这个系统也就支持各种标准外设和功能接口（如图象接口）了这对于快速构成FPGA大型系统来讲是很有帮助的。这种”山寨”味很浓的系统早期优势不一定很明显，类似ARM系统的境况但若能慢慢发挥出FPGA的优势，逐渐实现一些特色系统也是一种发展方向。若在系统级应用中，开发人员不具备系统的扩充开发能力，只是搞搞编程是没什么意义的，当然设备驱动程序的开发是另一种情况，搞系统级应用看似起点高，但不具备深层开发能力，很可能会变成爱好者，就如很多人会做网页但不能称做会编程类似以上是几点个人开发，希望能帮助想学FPGA但很茫然无措的人理一理思路。这是一个不错的行业，有很好的个人成功机会。但也肯定是一个竞争很激烈的行业，关键看的就是速度和深度当然还有市场适应能力。

Ⅳ fpga系统的设计流程

FPGA设计流程包括电路设计与输人、功能仿真、综合优化、综合后仿真、实现与布局布线、时序仿真、板级仿真与验证、调试与加载配置等主要步骤

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Ⅶ FPGA设计指南：器件、工具和流程的介绍

该书介绍了什么是FPGA、FPGA如何工作、如何对FPGA编程以及FPGA设计中遇到的各种概念、器件和工具等。本书用简洁的语言向读者展示了什么是FPGA、FPGA如何工作、如何对FPGA编程以及FPGA设计中遇到的各种概念、器件和工具，如传统的基于HDL/RTL的仿真和逻辑综合、最新的纯c/C++设计捕获和综合技术以及基于DsP的设计流程。另外，本书还涉及大量丰富的、工程师所需的技术细节。本书适用于使用FPGA进行设计的工程师、进行嵌入式应用任务开发的软件工程师以及高等院校电气工程专业的师生。

Ⅷ 高级FPGA设计笔记——Chapter 3 架构能耗

本章将讨论FPGA设计中的能耗问题。
相较于相同逻辑功能的ASIC，FPGA这个耗能大户似乎与低功耗设计不沾边。各大厂家也意识到了这一点，陆续推出了多款低功耗CPLD来作为替代。但CPLD的资源有限，限制了它的应用场景。
如今的逻辑器件大多基于CMOS技术，动态功耗取决于栅极和走线上寄生电容的充放电，其计算公式如下：

其中，I代表电流，V是电压，C使寄生电容大小，f是频率。
所以，降低功耗需要从后面三个参数下手。对于FPGA来讲，V使固定的，除非器件，逻辑设计中无法修改；C取决于逻辑中翻转的门的数量以及走线长度；f与时钟频率直接相关。所有的低功耗设计最终都归结为C与f的优化。
在本章中，将重点就一下几点展开讨论：
1）时钟控制对动态功耗的影响及其引起的问题；
2）输入控制；
3）核心电压影响；
4）双边触发器设计指南；
5）减少静态功耗。
通过最小化高翻转率网络的布线长度来降低动态功耗需要对布局和布线进行背景讨论，因此在第 15 章布局规划中进行了讨论。

在同步设计中，最有效且目前应用最广泛的低功耗设计方法便是时钟控制——动态地禁止时钟在特定区域翻转。在FPGA中常用的实现方法包括使用触发器上的 时钟使能引脚 或者 全局时钟mux （BUFGMUX for Xilinx）。
可是，门控时钟虽然可以有效地降低动态功耗，但是这会在电路实现和时序分析中造成困难。
相较于ASIC，系统时钟对FPGA要重要的多。EDA工具正是依据系统时钟进行优化、综合、布局布线、STA等任务。ASIC可以自定义实现low-skew时钟树，而FPGA则需要在既有资源上进行设计。
门控时钟所在区域相当于一个新的时钟域 ，而我们希望的则是时钟域越少越好。
时钟偏移（skew） 是时序分析中的重要概念。各家的FPGA都有相应的时钟缓冲技术来保证系统时钟到各单元的skew尽可能小，也正因此原因，FPGA上几乎很少关心hold-violation问题。但是门控时钟会将系统时钟从专用时钟资源中引入普通逻辑资源，增加clk skew，可能造成hold-violation。
不同的综合工具对这种情况有不同的应对策略。Synplify会默认移除门控时钟，来保证时序健康；其他厂家工具则会忽略门控时钟，按照系统时钟去处理，除非进行了专门的约束（工具会在data信号线上加上一定delay）。

基于CMOS技术的FPGA还有一种经常被忽视的低功耗技术——降低压摆率。理想的状态是截止区和线性区可以瞬间切换，但在实际系统中，则必须考虑状态转换的时间和晶体管在转换期间的行为。 （一顿分析，不是很懂，此处略过，直接上结论） 。
所以，为了最大限度的降低输入设备的功耗，应尽量减少驱动输入的上升和下降时间。
另外，由于引脚悬空状态下的状态不定，可能会处于饱和区的亚稳态点，对功耗产生灾难性后果。所以，不要让FPGA的输入缓冲悬空。（多数厂家工具会对未定义引脚有一个默认端接，当然也可修改端接来配合信号完整性啥的）

通常情况下我们不希望把降压作为降低功耗的一个方式，因为电压降低也意味着性能降低，使得我们在进行时序分析的时候要从最坏的情况考虑。
此外，FPGA的核心电压值一般为指定值的5%～10%，所以我们在操作的时候要万分小心，确保在合法范围内。

动态功耗与信号翻转的频率成正比，因此我们希望大扇出的信号的的信号效率越高越好，而最大扇出的信号正式系统时钟。双沿触发器在原理上可以系统时钟工作效率提高一倍。
但需要注意的是，需要确保所用的器件支持双沿触发器，否则便会生成额外的逻辑来模仿双沿功能呢，得不偿失。

连接到输出引脚的电阻负载在具有总线信号、开漏输出或需要端接的传输线的系统中很常见。在这些情况下，FPGA 输出驱动器上的一个 CMOS 晶体管将需要通过这些电阻负载提供或吸收电流。
对于需要上拉电阻的输出，计算可接受的最小上升时间以尽可能大地调整电阻。
如果有高侧驱动器和低侧驱动器，请确保永远不会发生总线争用，因为这会消耗过多的电流，即使一次只有几纳秒。
对于负载处带有并联端接的传输线，根据系统的要求，可以使用串联端接作为替代，因为串联终端没有稳态电流耗散。
虽然串联终端没有稳态电流耗散，但也有缺点：

如果给定系统可以接受这些性能特征，则串联端接方法将通过端接电阻消除静态功耗。

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